原创 使能输入和时钟输入的比较

2009-4-13 09:27 2445 9 10 分类: FPGA/CPLD

今天做了一个最简单的实验室:


第一个程序是使能信号:


process(a)
begin
if a ='1' then
   y<=c;
end if;


得到的时序仿真是点击看大图


第二个程序是时钟输入:


点击看大图


结果是两个程序的仿真结果都是一样的、、、

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文章评论1条评论)

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tengjingshu_112148725 2009-4-13 17:30

没看明白
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