原创 【原创】Synplify 综合“黑匣子”的方法(二)

2011-5-13 17:47 3430 9 9 分类: FPGA/CPLD

3,    运行Synplify,生成VQM文件。可能会出现一个警告,这是因为Synplify无法为黑匣子提供准确的时序模型,可以忽略。如下图所示:


 




 


4,    将在QII中生成的文件拷贝到Synplify的工程目录下面,只需要拷贝和声明为blackbox的那个,如本例中mux_3,无需mux_3_bb.v。


 




 


5,    在Synplify中启动Quartus II



 


 


6,   在Quartus中可以看到VQM已经被自动导入,打开seting也可看到QII已经将综合工具自动转换成Synplify了。如下面2张图所示:


  



 


7,    启动QII的全编译,完成布局、布线、时序分析。


 



 



8,                   如果在第4步中没有正确拷贝文件到Synplify的工程目录,QII在综合过程中会报出如下的错误:


 


 


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