原创 时序分析基础

2008-12-31 20:43 2430 11 12 分类: FPGA/CPLD
幻灯片 3

  电路设计的难点在时序设计,而时序设计的实质就是满足每一个触发器的建立/保持时间的要求。
Setup TimeTs):触发器建立时间。即要求数据端信号在时钟信号触发沿到来之前提前到达的最小时间,以保证时钟信号到来时数据端信号能被正确锁存。
Hold TimeTh):保持时间。即要求在时钟信号触发沿到来之后,数据端信号仍然维持的最小时间,以保证数据能被正确锁存。
Dcq(Tco):时钟端到触发器输出端Q的延时。它表示在时钟触发沿来到之后输入端数据被锁存并通过触发器的时间(假设输入端数据在这之前已经稳定)。





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文章评论1条评论)

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用户1467105 2009-1-2 11:00

来看一下!!!

用户966836 2008-10-21 16:44

国内的许多手机都有蓝牙这功能,但很多时候,链接经常失败。
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