原创 【转】传输线路与高速电路的设计3

IC的动作速度与误动作
    为了要使电路的动作特性能符合预期目标，不单是组合封装技术的问题，包含电路设计上若有任何疏失或是欠缺周详考虑，经常事后需耗费庞大资源解决问题，其中又以IC的动作tinning error造成电路误动作的比例最多。

(1)Metastable
    如图8所示flip flop IC内具备set up time tsetup 与hold time thold 两种规格，如果没有充分的tinning裕度维持tsetup 与thold 时间，data一旦发生变化就无法确定是输出的H或是L，形成不稳定状态进而产生如图8所示的须状脉冲波形，往往还会有发振现象，这种状态称为「Metastable」。
 
图8 Metastable现象

比较有效的对策共可分为三种，具体方法如下所述:
1.flip flop分成两段使用
如图9所示即使因Metastable发生须状脉冲波形，利用两段flip flop方式(以下简称为FF)亦能去除下个tinning，具体方法是用第一段flip flop读入数据并将数据latch，接着再用第二段flip flop输出数据，如此便可去除须状脉冲波形。
2.图9(b)的对策是用第一个clock(1st)将数据latch，再输出时间稍为延缓的数据(利用共通clock将数据latch时，会选则具备所有数据的tinning)。
3.图9(c)的对策是在发生须状脉冲波形期间使用mask方式，由于发生须状脉冲波形的时间随着IC高速化会变得很短，因此clock的周期很快的场合，使用高速IC反而变成非常smart。
    事实上即使因Metastable造成误动作，不过它的发生机率却比预期低(例如一周或二周发生一次左右)，因此大多数的情况都无法追究真正的发生原因。由于高速clock电路会有信号延迟传输的困扰，因此设计上必需设法满足set up time与hold time规格。此外Meta stable经常因电源与温度发生变动也是必需加以防范。
 
图9 Metastable的对策
　
(2)tinning偏差
     如果未预留考虑tinning偏差裕度时，经常会成为电路误动作的原因。如图10(a)的电路所谓tinning偏差(skew)是指FF1的clock CK1的延迟时间tpd1 ，与FF2的clock CK2的延迟时间tpd2 两者的差亦即tpd2-tpd1 。
    图10(b)表示可忽略tinning偏差亦即tpd2-tpd1≈0，换言之从输出端子祇输出IC规格书标示的信号传输延迟时间内的延迟信号，实际上由于IC的延迟与pattern长度所造成的影响有大小区分，因而产生clock之间产生延迟时间差异，如果延迟时间差异过多时，会发生数据异常现象，此时FF2的clock无法维持读入的FF1输出数据set up时间与hold时间，最后导致FF2的输出变得非常不稳定。
 
 
图10 可忽略tinning skew 时shift resistor的输出特性

【计算例5】
如图11(a)所示shift resistor电路上的复数个FF1，连接于相同的clock line，而clock line基于驱动能力的考虑，因此被连接于buffer上。请检讨该电路的问题点与改善对策。

 ※问题点
图11(a)的电路clock line上，a、b、c的延迟时间依序加算配置导线，因此tinning skew会变得非长大，该导线与电路不易维持set up time与hold time，而且有可能发生误动作甚至不会动作的窘境。

 ※改善对策
如图11(b)所示为了抑制clock之间的信号传输延迟时间，因此缩短导线的长度以维持set up time与hold time。
 
图11 tinning skew的问题点与改善对策

(3)cross talk
    如图12所示由于数据线(data line)产生的cross talk，使得噪讯渗入其它信号线，往往是造成电路误动作的原因之一。数据线有复数个数据同步变化，所以电流变化相当大，如果噪讯渗入信号线就会造成重大影响。如果该信号线是同步化逻辑电路时，即使受到cross talk噪讯干扰，祇要同步化tinning的噪讯未渗入，也不会造成电路误动作。相隔很近的信号线同步化对抑制噪讯也具有很好的效应。
 
图12 同步化的动作机制
    图13是将one shot multi vibrate同步化，提高对外部噪讯的noise margin方法。
    基于组立作业等考虑因此必需尽量缩短电路板pattern的导线长度，也就是说高密度导线layout技术，对pattern的导线最短化具有实质的含意，除此之外回路(loop)面积的最小化也很重要，如果信号线是由micro strip line所构成时，便可大幅降低cross talk，而四层板对构成电源与接地(ground)面具有很大的帮助。
 
图13 同步化的动作机制

(4)ground bounce
    数字电路的电源与接地流有CMOS贯穿电流与充放电电流等高频过渡电流，在ground的组件ground一般是用下列式子表示:
 
图14是IC switching时表示等价电路的诱起电力、形成inductance、负载容量。假设流动于负载容量 的电流，施加于容量的电压为 时:
 
利用式(11)、(12)计算诱起电力 时:
 
由式(13)可知为了降低grand bounce
＊抑制电压的振幅与时间变化振幅，增加dV/dt。
＊降低负载容量。
 
结语
    (以上介绍有关tinning error与电路误动作的互动关系，由于调查tinning error造成电路误动作的原因必需耗费庞大资源，因此设计高速电路时除了慎选IC组件之外，事前密致的检讨与模拟分析，成为无法忽视怠慢的过程。