当R1+R2=R3和RF=RG时,VDC就转移至输出信号VA,这是由于VDC被乘以1/2(2)=1,即增益为1。相同电阻值的输出电压包含了VREF;这样,输出信号的电平就被移位了VREF,而不是VREF加上VDC。当输入信号的占空比变化,而不是输出电压随占空比变化时,运算放大器使输出电压电平保持恒定不变。VDC的增益必定为1,以便抵消交流耦合后的电压漂移。参考电压的增益可能大于1。例如,若R1+R2=3R3和RF=3RG,则直流分量为1/4(4)=1,而参考电压增益为3/4(4)=3。VREF可能为正电压也可能为负电压,因此可以用本电路来获得TTL、CMOS或ECL逻辑电平。C1和R4构成的时间常数必须足够大,以便使最低频率信号能够无失真地通过。只要运算放大器能驱动R4而不损失过多信号振幅,对R4的阻值没有严格要求。在有些情况下,可以将R4的阻值设为消除近端反射所需的驱动点阻抗。本电路可以按照配置情况方便地耦合400MHz数据,但是数据率取决于由R4和被驱动电路输入阻抗所构成的时间常数。
文章评论(0条评论)
登录后参与讨论