一个模块的时序仿真是正确的，但当把这个模块放到顶层模块和其他模块一起仿真时，结果就出现了时序错误。我检查了一下，发现我的其他个时钟是由一个时钟分频得来的，我认为问题就在于此，我准备把时钟分频改为使能分频。就是说，在需要的时钟时刻，给予使能信号，使其它需要的操作在此时钟时刻进行；在其它的时钟时刻，不给于使能，使其它操作没有任何作用-----这类似于时钟分频。上述结论还有待于验证。
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用户142112 2010-3-17 20:55