原创 .v文件代码乱码的问题

最近在做一个基于FPGA的电视机机顶盒项目，在看DE2 中DE2_70_TV_PIP中composite_to_vga这个模块时候出现的是乱码。随后我就如何给.v源文件加密产生了兴趣。后面在网上查了好久也查不到答案。

看老师PPT的时候看到可以用verilog-XL下如下指令来加密

verilog+autoprotect    **.v

也可以部分加密，在代码中需要加密的起始位置加'protect,结束位置加'endprotect

编译的时候下指令：

verilog+protect **.v

就好了

不知道还有其他方法没。

希望有知道的牛人留言给我 谢谢