原创 DRAM(DDR3/DDR2)的晶体管级结构与原理

从一列中读出一bit,需要如下操作:

1.敏感放大器关断，位线充电到逻辑高电平和逻辑低电平的中间.位线的对称构造用来尽可能精确的保存它们之间的平衡。

2.预充电电路关断，因为位线很长，它们的电容会将充电的电压保持一段时间。这是“动态逻辑”的一个例子。

3.将选中的字线拉高。这将一个存储电容单元连接到两条位线中的一个。电荷在存储单元和被选中的位线上自由移动，时选中的位线上的电压产生轻微变化。尽管做了很多努力来使存储单元的电容尽量大让位线的电容尽量小，但是电容和物理尺寸是成正比的，位线的长度就决定了对位线上电压的改变很轻微。

4.打开敏感放大器。正反馈开始发生作用，结果是将两根位线上细微的电压差放大到一根完全是高电平另一根完全为低。此时，行被“打开”，列可以被“选中”了。

5.从DRAM中读数据。其实就是通过列地址的选定来取相应的敏感放大器的电压。一行被打开成这样之后可以连读很多次。

6.在读的同时，电流通过位线从敏感放大气流回到存储单元，将电荷重新存储到单元中（刷新）。因为位线比较长，这一步需要花费敏感放大之后的一段很长的时间，可能与一次或多次选中列的读操作重叠。

7.对当前行的操作结束之后，字线关闭从而断开了与存储单元中电容的连接（这就是“关闭行”），然后关闭敏感放大器，重新对位线预充电。

写入存储器时，先打开一行，然后将给定的列的敏感放大器临时驱动到期望的状态，它就可以通过位线将对应的存储单元中的电容充电到期望的电平。因为正反馈的缘故，当外界的驱动撤销后敏感放大器仍然会维持当前的状态。在写入某一特定单元的过程中，整行都被读出，其中一个值被改变（就是我们要写的那个单元），然后整行都被重新写入。

通常，依照JEDEC标准，制造商会要求每一行应该在64ms或更短的时间内被重新刷新。刷新逻辑在DRAM中很普遍，它们用来对DRAM进行自动的周期性刷新。这会使电路变得稍微复杂，但是这个缺点被一个事实掩盖，那就是DRAM比SRAM容量更大成本更低。

有一些系统严格的在每一个64ms对每一行刷新。其他的系统在一段时间内刷新一行----例如，一个具有13个行地址的系统（8192行）需要每7.8us刷新一行的速率（64ms/8192）。还有其他的刷新方式这里暂略。（在某些情形下，DRAM中的绝大部分数据在几分钟未刷新后仍然能恢复出来）。