原创 FPGA:使用Cyclone器件中的PLL

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使用Cyclone器件中的PLL

译者：Altera中国区授权代理—骏龙科技有限公司(技术支持部)

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｜介绍｜硬件结构｜软件简述｜管脚和时钟网络连接｜硬件功能｜ 时钟反馈模式｜板子布局｜MegaWizard定制功能｜时序分析｜结论｜

介绍

Cyclone? FPGA具有锁相环（PLL）和全局时钟网络，提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。Altera? Quartus? II软件无需任何外部器件，就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。
PLL常用于同步内部器件时钟和外部时钟，使内部工作的时钟频率比外部时钟更高，时钟延迟和时钟偏移最小，减小或调整时钟到输出（TCO）和建立（TSU）时间。

硬件结构

每个Cyclone FPGA包括具有多达两个PLL。表1为种型号Cyclone FPGA内可用的PLL数量。




表1注释：
（1） 位于器件的左侧中部
（2） 位于器件的右侧中部

表2归纳了Cyclone PLL的功能。
　

表2注释：
（1）M，N和后scale计数器的值从1至32
（2）最小的相位偏移量为压控振荡器（VCO）周期除以8
（3） 对于角度调整，Cyclone FPGA的偏移输出频率的增量至少为45o。更小的角度增量可能取决于PLL时钟输出的倍频/分频系数。
（4） 100脚的扁平四方封装（TQFP）的EP1C3器件不支持PLL LVDS输出或外部时钟输出。144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出。

Cyclone PLL区块

PLL主要作用就是把内部/外部时钟的相位和频率同步于输入参考时钟。PLL由许多部分组成，共同完成相位调整。
Cyclone PLL采用一个相位频率检测器（PFD）把参考输入时钟的上升沿和反馈时钟对齐。根据占空比规定确定下降沿。PFD产生一个上升或下降信号，决定VCO是否需要以更高或更低的频率工作。PFD输出施加在电荷泵和环路滤波器，产生控制电压设置VCO的频率。如果PFD产生上升信号，然后VCO就会增加。反之，下降信号会降低VCO的频率。
PFD输出这些上升和下降信号给电荷泵。如果电荷泵收到上升信号，电流注入环路滤波器。反之，如果收到下降信号，电流就会流出环路滤波器。环路滤波器把这些上升和下降信号转换为电压，作为VCO的偏置电压。环路滤波器还消除了电荷泵的干扰，防止电压过冲，这样就会最小化VCO的抖动。
环路滤波器的电压决定了VCO操作的速度。VCO是用四级差分环路滤波器实现的。反馈环路中的分频计数器增加输入参考频率以上的VCO频率，使得VCO频率（fVCO）等于输入参考时钟（fREF）的M倍。PFD的输入参考时钟（fREF）等于输入时钟（fIN）除以欲scale计数器（N）。因此，PFD某个输入的反馈时钟（fFB）锁定于PFD的另一个输入的fREF）。
VCO的输出输入三个后scale计数器（G0、G1和E）。这些后scale计数器可以在PLL中产生许多谐振频率。
另外，PLL有内部延迟单元补偿全局时钟网络的走线和外部时钟输出管脚的I/O缓冲器延迟。这些内部延迟是固定的，用户无法控制。

　

图1是Cyclone PLL主要部分的框架图

　

图1的注释：
（1） 100脚TQFP封装的EP1C3器件不支持PLL LVDS输入
（2） 如果你采用LVDS标准，那么要使用PLL的两个CLK管脚。专有CLK管脚的辅助功能支持LVDS输入。对于PLL1，CLK0管脚的辅助功能是LVDSCLK1p，CLK1管脚的辅助功能是LVDSCLK1n。对于PLL2，CLK2管脚的辅助功能是LVDSCLK2p，CLK3管脚的辅助功能是LVDSCLK2n。
（3） 100脚TQFP封装的EP1C3器件和144脚TQFP封装的EP1C6 PLL不支持外部时钟输出。

软件简述

Quartus II软件中用altpll宏功能调用Cyclone PLL。图2是Cyclone PLL的端口（用Quartus II altpll宏功能内的名称）以及来源和目的。要注意altpll的c[1..0]和e0时钟输出端口是由后scale计数器G0、G1和E驱动的。G0和G1计数器驱动c0和c1 PLL输出的内部全局时钟网络，E计数器驱动到e0 PLL输出连接的PLL外部时钟输出管脚。

图2 Cyclone PLL的端口

图2的注释：
（1） 你可以把这些信号分配给单端I/O标准或LVDS。
（2） Inclk0必须由专用时钟输入管脚驱动
（3） e0驱动两用PLL[2..1]_OUT管脚
　

表3注释：
（1） PLL的inclk0端口必须由专用时钟管脚驱动。
（2） 所有的PLL没有专门的pllena管脚，这样你可以为两个PLL选用其中一个pllena或每个PLL都有各自的pllena管脚。
（3） 逻辑阵列来源意味着你可以从内部逻辑或任意通用I/O管脚驱动这个端口。
　

表4注释：
（1） C[1..0]可以通过全局时钟网络驱动任何通用I/O管脚。
（2） 100脚TQFP封装的EP1C3器件和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出PLL[2..1]_OUT。
（3） PLL[2..1]_OUT管脚是两用管脚。如果不需要这些管脚，它们可以作为通用I/O管脚。
（4） 逻辑阵列目的意味着你可以把该端口输出到内部逻辑或任意通用I/O管脚。

在Quartus II软件中，你定义哪些从PLL（c0或c1）输出的内部时钟应该补偿。这些PLL时钟输出参照PLL输入时钟进行相位校正。例如，如果c0指定为正常模式下的补偿时钟，那么根据c0在全局时钟网络上的走线来补偿。

管脚和时钟网络连接

你必须用专用时钟输入管脚CLK[3..0]驱动Cyclone PLL。反转时钟和内部产生时钟无法驱动PLL。表5说明哪些专用时钟管脚驱动哪些PLL输入时钟端口。
u ● 单个时钟输入管脚不能驱动所有的PLL，但是单个时钟输入管脚可以输入逻辑阵列的两个缓存器以及PLL inclk端口。
　

表5注释：
（1） 如果你使用LVDS标准，那么两个驱动PLL的管脚的CLK都要使用。
（2） EP1C3只支持PLL1。


altpll的c[1..0]和e0时钟输出管脚由PLL后scale计数器G0、G1和E驱动（和顺序无关）。G0和G1计数器馈入c0和c1 PLL输出的内部全局时钟网络上。E计数器馈入e0 PLL输出的PLL外部时钟输出管脚上。表6说明PLL后scale计数器输出能够驱动哪些全局时钟网络。
　

图3为PLL输入和输出时钟连接关系，归纳了表5和表6的内容。

　

图3.Cyclone PLL时钟连接

　

图3注释：
（1） PLL1通过CLK0和CLK1管脚支持一个单端或LVDS输入。
（2） PLL2通过CLK2和CLK3管脚支持一个单端或LVDS输入。
（3） PLL1_OUT和PLL2_OUT支持单端或LVDS输出。如果不使用外部时钟输出，这些管脚可以作为通用I/O管脚。

硬件功能

你可以在逻辑阵列区块（LAB）和输入/输出单元（IOE）级反转PLL的时钟输出。
Cyclone PLL有许多高级功能，包括时钟倍频和分频、相位偏移、可编程占空比、外部时钟输出和控制信号。

时钟倍频和分频

Cyclone PLL采用M/(N×后scale)scale系数为PLL输出端口提供时钟合成输出。每个PLL有一个预scale系数（N）和一个乘法系数（M），范围从1到32。输入时钟（fIN）经由预scale计数器（N）分频后产生PFD的输入参考时钟（fREF）。然后fREF乘以M反馈系数。控制环路驱动VCO频率匹配fIN×(M/N)。见下面等式。
fREF=fIN/N
fVCO=fREF×M＝fIN×(M/N)
每个输出端口有一个唯一的后scale计数器降低高频VCO。有三个后scale计数器（G0、G1和E），范围从1至32。见下面等式：

fC0=fVCO/G0=fIN×(M/(N×G0)) 
fC1=fVCO/G0=fIN×(M/(N×G1)) 
fC0=fVCO/E=fIN×(M/(N×E))

● c0和c1可以使用两个后scale计数器之一，G0或G1。
对应有不同频率的多个PLL输出，VCO可以设置为满足VCO频率规定输出频率的最小倍数。然后，后scale计数器降低每个PLL时钟输出端口的输出频率。例如，如果时钟输出频率需要从33到66MHz，VCO可以设置为330MHz（VCO范围内的最小倍数）。

相位偏移

Cyclone PLL有高级的时钟偏移能力，提供可编程的相位偏移。你可以在altpll MegaWizard?外挂插件管理器中设置所需的相位偏移，Quartus II软件会自动设置和显示最近的有效相位偏移。你可以为每个PLL时钟输出端口输入角度、单位时间的相位偏移。所有三个PLL后scale计数器G0、G1和E以及所有的时钟反馈模式都支持这种功能。
相位偏移是根据补偿的PLL时钟输出进行的。例如，你需要100MHz输出时钟，在c0上具有a×1倍频和＋90°相位偏移，在c1上具有a×1倍频和＋45°相位偏移。如果你选择补偿c0时钟输出，PLL使用零相位偏移c0时钟作为参考点在c0上生成＋90°的相位偏移。既然c0是补偿时钟，那么它相对输入时钟的相位偏移 ＋90°。c1时钟也使用零相位偏移c0参考在c1上生成＋45°的相位偏移。
对于精细的相位调整，每个PLL时钟输出计数器可以从多达8个相位移位中选择不同的VCO相位，进行精细的相位调整。另外，每个时钟输出计数器使用唯一的初始化计数设置独立实现相位粗调，步长为一个VCO周期。Quartus II软件可以使用时钟输出计数器和后scale计数器的初始化设置，实现整个输出时钟周期的相位偏移。你可以把PLL时钟输出的相位偏移到±180°。Quartus II软件会根据相位偏移需求自动设置相位移位和计数器设置。
相位细调精度取决于输入频率和倍频/分频系数（也就是VCO周期的函数），最精细的步长等于VCO周期的八分之一。最小的相位偏移是1/(8×fVCO)或N/(8×M×fIN)。在Cyclone FPGA中，VCO范围从300到800MHz。因此，相位偏移可以按照1/（8×800MHz）到1/（8×300MHz）范围的精度进行调整，时间单位是156到417ps。
因为有八个VCO相位位移，最大步长为45°。更小的步长取决于输出时钟端口所需的倍频和分频比率。决定相位偏移度数的精度是45°除以后scale计数器值。例如，如果输入时钟为×1的125MHz，那么后scale计数器G0是3。因此，最小的相位步长是（45°/3=15°），可能的相位偏移值是15°的倍数。
因为这类的相位偏移对制程、电压和温度变化很不敏感，因此具有最大精度。

可编程占空比

可编程占空比功能允许你设置PLL时钟输出的占空比。占空比是时钟输出高/低时间和整个时钟周期时间的比率，表示为处于高的时间的比例。Quartus II软件使用输入频率和目的倍频/分频比率来选择后scale计数器。占空周期精度由PLL时钟输出选用的后scale计数器值决定，定义为50%除以后scale计数器值。例如，如果后scale计数器的值为3，允许的占空比为50%除以3等于16.67%。因为altpll宏功能不接受非整数值的占空比值，允许的占空比为17%、33%、50%和67%。
由于硬件的限制，你不能实现84%的占空比，因为对于给定的计数器值你不能实现最接近100%的值。然而，你可以选择17%的占空比，反转PLL时钟输出，从而实现84%的占空比。例如，如果G0计数器为10，占空比增量是5%，范围从5%到90%。

外部时钟输出

每个PLL支持通用外部时钟或来源同步发送器一个单端或LVDS外部时钟输出。E计数器输出驱动PLL外部时钟输出（e0），它只能馈入PLL[2..1]_OUT管脚而不是内部逻辑。所有三种时钟反馈模式都可以使用PLL[2..1]_OUT。
 ● 100脚封装的EP1C3器件和144脚的EP1C6 PLL2封装不支持外部时钟输出。
PLL[2..1]_OUT管脚是两用管脚，如果PLL不使用该管脚，那么它们可以作为I/O管脚。PLL[2..1]_OUT管脚支持的I/O标准见表7。
　

表7注释：
（1） 100脚TQFP封装的EP1C3和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出
（2） 100脚TQFP封装的EP1C3不支持LVDS输出

既然pllena和locked信号可以由通用I/O管脚驱动或驱动通用I/O管脚，那么它们也支持所有的Cyclone I/O标准。
Cyclone外部时钟输出管脚（PLL[2..1]_OUT）没有独立于器件的VCC和GND组。PLL[2..1]_OUT管脚和相邻的I/O管脚共享VCCIO组。只有同一组内的I/O管脚会影响PLL[2..1]_OUT管脚。因此，为了让PLL[2..1]_OUT管脚的抖动最小，和它们直接相邻的I/O管脚要么作为输入要么不使用。有关板子设计的详细信息，参见“抖动注意事项”。

控制信号

Cyclone PLL有四个控制信号pllena、areset、prdena和locked，进行PLL管理。

pllena

PLL启动信号pllena启动PLL。当pllena为低时，PLL时钟输出端口为低，PLL失锁。当pllena再次变高，PLL和重新锁定和重新同步输入时钟。因此，pllena是高有效信号。因为在Cyclone FPGA中没有专用的pllena管脚，内部逻辑或任意通用I/O管脚都可以驱动pllena端口。因为每个PLL都有自己的pllena控制电路或共享通用的pllena电路，这样就很灵活。pllena信号是可选的，如果软件中没有启动它，端口内部就连接到VCC。

areset

PLL areset信号是每个PLL的复位或重新同步输入。但驱动为高时，PLL计数器重定，清除PLL输出，造成PLL失锁。VCO复位后回到初始设置。当areset再次变低，PLL重新开始锁定，PLL重新和输入时钟同步。如果目标VCO的频率低于标准频率，在锁定过程中PLL时钟输出起始频率值比所需值要高。areset是高有效信号。Cyclone FPGA可以从内部逻辑或任意通用I/O管脚驱动这个PLL输入信号。areset信号是可选的，如果在软件中没有使用它，该端口内部连接到GND。

pfdena

pfdena信号用可编程闸控制着PLL中PFD输出。如果你把areset置低禁止PFD，那么VCO将以最后设置的控制电压和频率值工作，长时间会漂移到更低的频率。即使每个输入时钟PLL时钟输出也会继续触发，但是PLL可能会失锁。当PLL失锁或输入时钟禁止时，系统会继续运行。因为在一段时间内最后锁定输出频率不会改变，所以你可以用pfdena端口作为关机或清除功能。为了维持这一频率，系统在关机之前有时间储存当前的设置。如果pfdena信号再次变高，PLL重新锁定和输入时钟重新同步。因此pfdena管脚是高有效信号。你可以用任意通用I/O管脚或内部逻辑驱动pfdena输入信号。该信号是可选的，如果在软件没有使用它，该端口内部连接到VCC。

locked

当locked输出是逻辑高电平，该电平说明稳定的PLL时钟输出，和PLL参考输入时钟同相。当PLL开始跟踪参考时钟时，locked端口可能会触发，无需额外电路。PLL的locked端口可以馈入任意通用I/O管脚和/或内部逻辑。这个locked信号是可选的，在监视PLL锁定过程中是非常有用的。

时钟反馈模式

Cyclone PLL支持三种反馈模式：标准、零延迟缓冲和无补偿。和其它Altera器件系列不同，Cyclone PLL不支持外部反馈模式。所有支持的三种时钟反馈模式允许倍频/分频、相位偏移和可编程占空比。下面是每种模式的简要说明。
● 图4到图6所示的相位关系是内定值相位偏移设置－0°。改变相位偏移设置会改变相位关系。

标准模式

在标准模式下，PLL把参考时钟和逻辑阵列或IOE的端口缓存器处的时钟信号相位对齐，补偿内部全局时钟网络延迟。在altpll MegaWizard外挂插件管理器中，你可以定义PLL的哪个内部时钟输出（c0或c1）应该补偿。
如果在该模式中使用外部时钟输出（PLL[2..1]_OUT），相对于时钟输入管脚有相位偏移。相同的，如果你用内部PLL时钟输出驱动通用I/O管脚，相对应的时钟输入管脚也有相位偏移。

图4是标准模式下PLL时钟相位关系的范例波形。
　

图4.标准模式下PLL时钟之间的相位关系
　

图4注释：
（1） 外部时钟输出可能领先或落后于PLL时钟信号

零延迟缓冲模式

PLL外部时钟输出管脚（PLL[2..1]_OUT）的时钟信号和PLL输入时钟是相位对齐的，没有延迟。如果你用c[1..0]端口驱动内部时钟管脚，那么相对于输入时钟管脚有相位偏移。图5是零延迟缓冲模式下PLL时钟相位关系的范例波形。

图5.零延迟缓冲模式下PLL时钟之间的相位关系

　

无补偿

在该模式下，PLL不补偿任何时钟网络。这样会有更佳的抖动性能，因为反馈到PFD的时钟不经过某些电路。相对PLL时钟输入，PLL内部和外部时钟输出都有相位偏移。图6是无补偿模式下的PLL时钟相位关系范例波形。

　

图6.无补偿模式下PLL时钟之间的相位关系

图6注释：
（1） PLL输出的内部时钟之间相位是对齐的。

管脚

表8是Cyclone PLL相关的实体管脚和它们的功能

表8注释：
（1） 100脚TQFP封装的EP1C3器件没有专用时钟管脚CLK1和CLK3。
（2） 100脚TQFP封装的EP1C3和144脚TQFP封装的EP1C6 PLL2不支持外部时钟输出。
（3） 参考16页的“板子布局”进行滤波和其它推荐设计。
（4） 100脚TQFP封装的EP1C3器件和144脚TQFP封装的EP1C6 PLL2没有分开的GNDA_PLL管脚。它们内部连接到GND。
（5） 保护环路电源（VCCG_PLL）内部连接到VCCINT。

板子布局

Cyclone PLL包含内嵌在数字器件中的模拟部分。这些模拟部分有分立的电源和接地管脚，抵抗数字部分产生的噪声。这些分立的VCC和GND管脚用来分离电路，改善噪声的影响。

VCCA和GNDA

每个PLL有分立的模拟电路VCC和GND对。每个PLL模拟电路电源和接地管脚叫作VCCA_PLL#和GNDA_PLL#（#代表PLL号）。即使PLL不使用，VCCA电源必须连接到1.5-V电源上。连接到VCCA的电源必须和其余Cyclone FPGA的电源或板子上其它任何数字器件分开。下面说明三种分离VCCA的方式。

VCCA电源层分离

混合信号系统设计者会把系统划分为模拟和数字部分，在板子上它们有各自的电源层。这种情况下，你可以把VCCA连接到模拟1.5-V电源层。
在VCCINT层中划分出VCCA岛
绝大部分采用Altera器件的的系统都是全数字，所以板子上根本就没有独立的模拟电源层。在板子上增加新层是很不划算的。因此，你可以为VCCA_PLL创建一个岛。岛的绝缘边界大约为25mil宽。图7是在VCCINT层中划分VCCA的范例。

　

图7.VCCINT层划分VCCA岛

　

宽VCCA走线

由于板子的限制，可能无法划分VCCA岛。从而，用宽的电源走线给每个VCCA管脚。走线至少为20mil宽。
每个VCCA管脚必须经过图8所示的去耦电路。你必须在电源进入板子的地方放置一个铁氧体磁珠和一个并联的10-μF钽电容。铁氧体磁珠对50MHz及以上的频率有很高的阻抗。每个VCCA管脚必须用一个0.1-μF和一个0.001-μF并联的陶瓷电容和串联的1Ω电阻去耦，要近可能靠近Cyclone FPGA。你可以把GNDA管脚直接连接到器件的数字接地层。
有关板子设计的详细资料，请参阅AN75:高速电路板设计。
　

图8 去耦电路

抖动注意事项

如果输入时钟有任何的低频抖动（低于PLL的频宽），PLL会试图跟踪它，这样就会增加PLL时钟输出的抖动。为了把这种影响减到最小，避免在同一个给PLL时钟输入缓冲供电的VCCIO组中连接有噪声的信号。这只有当PLL输入时钟指定为3.3或2.5 LVTTL或LVCMOS I/O标准时非常重要。在这些I/O标准下，VCCIO对输入时钟缓冲供电。因此，VCCIO供电上的任何噪声都可能影响抖动性能。对于所有其它I/O标准，输入缓冲是由VCCINT供电。
因为Cyclone外部时钟输出管脚（PLL[2..1]_OUT）没有独立的VCC和GND组，所以你应该避免把噪声输出信号直接在和这些管脚相邻。因此，Altera推荐和PLL[2..1]_OUT相邻的I/O管脚要么作为输入管脚要么根本就不用。如果噪声输出临近PLL[2..1]_OUT管脚，它们会通过接地弹起或VCC下陷和管脚互感应引入噪声，这样会导致PLL[2..1]_OUT管脚更糟糕的抖动性能。
另外，你应该考虑在同一个VCCIO组中像PLL[2..1]_OUT这样同时开关的输出数量。Altera推荐在同这些VCCIO组中同一个方向上同时尽可能少地开关输出。而且，如果你在同一个VCCIO组中有像PLL[2..1]_OUT管脚这样的开关输出。Altera推荐你在这些输出管脚上使用低电流强度和/或低偏移率选项，这样有助于改善抖动性能。

规范

表9是Cyclone FPGA PLL规范

表9注释：
（1） 这些数据仅供参考，是当前的硅芯片特性。
（2） PLL[2..1]_OUT管脚的tJITTER规范取决于VCCIO组的I/O管脚，多少个开关输出，它们切换情况，它们是否使用可编程电流强度或低偏移率。

软件支持

Quartus II软件中用altpll宏功能支持Cyclone PLL。下面阐述altpll宏功能如何设置不同的Cyclone PLL功能和选项。本节包括宏功能符号、输入和输出端口，MegaWizard外挂插件管理器选项说明和MegaWizard范例。

Quartus II altpll宏功能

图9是Quartus II软件中的altpll宏功能符号。
　

图9.Cyclone FPGA的altpll宏功能符号
　

参考Quartus II帮助中的altpll宏功能AHDL功能原型（用于Verilog HDL），VHDL声明和参数说明。

altpll输入端口

表10是altpll宏功能的输入端口以及功能说明。

表10注释：
（1） PLL的inclk0端口必须由专用时钟输入端口。
（2） 详细情况请参考“控制信号”。

altpll输出端口

表11是altpll宏功能的输出端口和功能说明。

表11注释：
（1） 必需选择PLL的内部或外部时钟输出。
（2） 详细情况请参见“控制信号”。

MegaWizard定制功能

你可以使用MegaWizard外挂插件管理器为你设计中的每个PLL例化设置altpll宏功能选项。
如果你不使用MegaWizard外挂插件管理器例化altpll宏功能，查看Quartus II辅助说明中的“altpll”有关altpll的参数。
在MegaWizard外挂插件管理器中，从Available Megafunctions对话方框（见图10）中的I/O目录选择altpll宏功能。Quartus II软件中还有altclklock宏功能，向前兼容，但是对于Cyclone FPGA，必须例化新的altpll宏功能。

altpll的MegaWizard外挂插件管理器有单独的Cyclone PLL页面。MegaWizard中灰色的选项在Cyclone PLL中是无效的。在编译过程中，Quartus II编译器验证altpll参数，任何PLL或输入时钟位置分配。
在altpll MegaWizard外挂插件管理器每页的右上角，有一个jump to page下拉列表（见图11）。下拉列表允许你跳到任何指定的altpll MegaWizard页面，设置那些选项。

　

图10.在MegaWizard外挂插件管理器的altpll宏功能部分
　

图11.altpll MegaWizard外挂插件中的Jump to Page下拉列表

　

MegaWizard 页面说明

这部分说明altpll MegaWizard页面的有效选项。每个MegaWizard页面都会显示。表12到表14说明该页面中Cyclone PLL的功能或设置。使用这些表以及PLL的硬件功能的描述，决定PLL例化的合适设置。
你可以使用altpll MegaWizard外挂插件管理器中General/Modes（第一页）选择目标器件系列、时钟输入频率、通用控制信号和时钟反馈操作模式（见图12）。
　

图12.altpll MegaWizard外挂插件管理器（第一页）

　

你可以选择Scan/Lock选择锁定的输出端口（见图13）。
　

图13.altpll MegaWizard外挂插件管理器（第二页）

　

MegaWizard外挂插件管理下两页中的选项（第三页到第四页，标题为Bandwidth/SS和Clock Switchover）在Cyclone FPGA中不支持。
MegaWizard外挂插件管理的最后三页（第五页到第七页）允许你为每个PLL输出端口设置倍频/分频系数，相位偏移和占空比（见图14）。每页表示一个PLL时钟输出端口的设置。表14说明了第五页到第七页的选项。
　

图14.altpll MegaWizard外挂插件管理器第五页到第七页

　

第八页是小结页面，告诉你MegaWizard外挂插件管理器将产生哪些文件（见图15）。
 ● 你可以在任何时候点选MegaWizard外挂插件管理器中的Finish来更新文件。
　

图15.altpll MegaWizard外挂插件管理器第八页

编译报告

在编译过程中，会显示一些信息说明所需的倍频/分频系数，和/或相位偏移，和/或占空比是否实现。如果你输入无效的倍频/分频比率，编译失败，Quartus II软件显示错误信息。如果你输入无效的相位偏移或占空比值，编译会继续处理，Quartus II软件会选择最佳的替代值。
编译报告的Resource Section提供两个PLL的报告：PLL Summary和PLL Usage报告。PLL Summary提供每个PLL参数的信息（见表16）。PLL Summary是分栏显示，每栏代表不同的PLL例化。表15列出并说明PLL Summary报告中显示的参数。表15中没有列出的PLL属性不用影响Cyclone PLL。

　

图16. PLL总结报告

　

PLL Usage报告显示每个PLL时钟输出的明细（见图17）。该报告是按照PLL时钟输出端口分类的，每行表示设计中使用的不同PLL时钟输出。表16按行格式罗列和说明PLL Usage报告中的参数。表16中没有列出的PLL参数不会影响Cyclone PLL。

　

图17.PLL使用情况报告

　

时序分析

每个驱动逻辑阵列的PLL时钟输出的缓存器到缓存器时序用冗余量表示。报告文件的时序分析部分为每个PLL时钟输出提供冗余量信息。
你可以从冗余量报告中获得fMAX值。在冗余量报告窗口中的Actual Maximum P2P时序中按照List Path指令给出微参数tCO，tSU和路径延迟。你可以把它们相加，转换为该路径的fMAX。见下面等式：
fMAX＝1/(<register to register delay>-<clock skew delay>+<micro setup delay>+<micro clock to output delay>)

在对采用PLL的Cyclone设计进行时序分析过程中，项目的时钟设置会覆盖PLL输入时钟频率和占空比设置。所以下面的情况非常重要。
 ●在编译报告中会警告项目时钟设置覆盖了PLL时钟设置
 ● 对于时序驱动编译，项目时钟设置覆盖PLL时钟设置。当你用时序驱动编译设计时，你可以更严格地限制设计这样可以给你一个更佳的fMAX能。  例如，如果PLL设置输出为150MHz时钟，你可以将项目时钟设置为170MHz，这样装配器会尽量时序170MHz的性能。
 ●  编译器检查PLL锁定频率的范围。如果项目时钟设置指定的频率在可锁定的频率范围之外，PLL时钟设置就不会被覆盖。
 ●  覆盖PLL时钟设置只会改变时序需求，不会改变PLL每个时钟输出的整个倍频/分频和相位延迟。MegaWizard外挂插件管理器不使用项目时钟设    置决定altpll参数。
 ●  在没有重新编译你的设计情况下进行时序分析不会改变编程文件。你必须重新编译你的设计更新编程文件。
 ●  内定所需的fMAX设置不会覆盖PLL时钟设置。只有独立的时钟设置会覆盖PLL时钟设置。

当你配置Cyclone器件，想看看当你输入PLL一个和指定PLL参数不同的输入时钟时序要求是否满足，这种能力是非常有用的。因此，该功能允许你覆盖PLL输入时钟频率设置进行时序分析，意味着你不必重新合成或重新适配你的设计。以下过程允许你覆盖PLL输入频率设置，重新产生时序分析。
 1. 选择Timing Settings（Project Menu）。
 2. 点选Clock Setting标签。
 3. 在Specify circuit frequency as下，选择Settings for individual clock signals。
 4. 点选New。
 5. 在New Clock Settings对话方框中，在Clock settings对话方框中为新的时钟设置输入一个名字。
 6. 如果你想为一个绝对时钟指定一个时序要求。按下面的步骤操作。
    a. 在Relationship to other clock settings下，选择Independent of other clock settings。
    b. 在Required fMAX框中，输入时钟信号所需的频率（fMAX），从列表中选择一个时间单位。
    c. 在Duty Cycle列表中，指定时钟所需的占空比。
u  ●  Cyclone PLL接受40-60%之间的占空比
    d. 如果你想在计算fMAX时包括器件管脚进出的外部延迟，选择Include external delays to and from device pins in fMAX calculations。
    e. 点选OK。
 7. 点选OK关闭时序设置窗口。
 8. 打开Assignment Organizer对话方框（Tools菜单）。
 9. 点选By Node标签。
 10. 在Mode下，选择Edit Specific entity & node settings for。
 11. 如果需要的话，用Node Finder对话框中复制指定的PLL输入时钟管脚名字到Name框中。
 12. 在Assignment Categories下，点选Timing旁边的＋按钮。
 13. 点选Click here to add a new assignment。
 14. 在Assignment下，选择Name列表下的Clock Settings，选择第五步中你创建的时钟设置的名字。
 15. 在Stored in assignments for下，选择This instance only, This instance in all occurrences of it parent entity, or Other。
 16. 点选Add。
 17. 点选OK或Apply。
 18. 选择Start Timing Analysis（Processing菜单）

仿真

altpll宏功能支持Quartus II软件和其它第三方仿真工具中进行行为和时序仿真。你可以仿真PLL所有数字方面的特性，无法仿真模拟特性。仿真支持所有的控制信号和时钟输出。
表17说明altpll支持的仿真。

你可以使用altpll行为级模型来仿真Cyclone PLL。Cyclone行为模型例化必须遵循和设计一样的规则和限制。altpll行为和时间模型不能仿真抖动、锁定时间或VCO偏移。
altpll的行为模型存放在\quartus\eda\sim_lib目录下。ALTERA_MF.VHD包括了VHDL行为模型，可用于例化altpll的Cyclone设计。ALTERA_MF.v包括了Verilog HDL行为模型。行为模型不会进行参数差错检查，你必须指定有效的值。
u● 你必须把仿真器的精度设置到皮秒级（ps），才能正确地仿真这个模型。更大的精度会在计算中舍去，造成不正确的结果。

全局时钟网络

Cyclone FPGA有八个全局时钟网络。四个专用时钟输入管脚（CLK[3..0]），八个两用时钟管脚（DPCLK[7..0]），PLL时钟输出可以驱动全局时钟网络。另外，内部产生全局时钟和异步清除的内部逻辑，时钟启动或其它具有大扇出的控制信号都可以驱动全局时钟网络。
组成全局时钟网络的八个全局时钟线驱动整个器件。你可以用全局时钟网络作为所有器件资源的时钟来源，包括IOE、逻辑单元（LE）和内存区块。你也可以用全局时钟来源作为控制信号，如时钟启动和外部管脚送入的同步或异步清除。
图18是全局时钟网络资源。

　

图18.全局时钟的产生

图18注释：
（1） EP1C3器件只包括PLL1。
（2） 100脚TQFP封装的EP1C3器件没有专用时钟管脚CLK1和CLK3。
（3） 100脚TQFP封装的EP1C3器件和七个DPCLK管脚。详细情况，请参阅“两用时钟I/O管脚”。
　

专用时钟输入管脚

Cyclone FPGA有多达四个专用时钟输入管脚（CLK[3..0]），左右两边各两个。你可以用CLK[3..0]管脚驱动PLL，或直接驱动全局时钟网络。表18说明哪个时钟管脚驱动哪个全局时钟网络。

表18注释：
（1） 100脚TQFP封装的EP1C3器件没有专用的时钟管脚CLK1和CLK3。

两用时钟I/O管脚

Cyclone FPGA可以有多达八个两用时钟管脚。DPCLK[7..0]（每边两个）。这些两用管脚可连接的全局时钟网络。你可以用DPCLK[7..0]管脚作为高扇出控制信号，如异步清除、预置，时钟启动或协议控制信号（例如PCI的TRDY和IRDY，或外部内存接口的DQS信号）。这些管脚也可以作为通用I/O管脚，意味着它们可能是输入、输出或双向管脚。表19说明哪些两用时钟管脚驱动Cyclone FPGA中的哪些全局时钟网络。
　

表19注释：
（1） EP1C3器件没有DPCLK1。

组合来源

表20是哪些组合来源驱动哪些全局时钟网络