原创 Cyclone III的LVDS接口注意事项

对于Cyclone III器件，handbook中明确提到了以下的一些注意事项：

1. 对于作为LVDS传输的bank必须接2.5V的VCCIO。 2. 左右bank（即1/2/5/6bank）的LVDS发送差分对信号无需外接匹配电阻，上下bank（即3/4/7/8bank）则需要。 3. 分配管脚时，左右bank的LVDS差分信号在IO分配时选择IO标准为LVDS；上下bank的LVDS差分信号在IO分配时选择IO标准为LVDS_E_3R，好像没什么特殊含义，应该是帮助开发工具识别是哪个bank上的LVDS信号而已吧。多谢网友iampeter在博文中提到这一点，帮助没太认真消化handbook的特权同学解决了这个问题。

除此以外，还有其它的一些技巧和注意事项，特权同学做了一点归纳：

1. 在分配管脚时，只要指定LVDS信号的p端（+），则n端（-）自动匹配；实际在verilog中只要一个信号接口即可，无需一个差分对接口定义在源代码中。 2. 可以使用MegaWizard中的IP核ALTLVDS实现并串转换的LVDS传输。具体配置和说明建议参考相关手册。 3. 接收部分没有进行测试和实验，不做归纳和整理。 4. 图1是一个7位并行输入的LVDS数据发送采集的波形，可以看到在默认输出时钟相位情况下，最高位bit6置1时为时钟上升沿后的第一个数据。数据传送的效果大体如图2所示。实际传输的相位是可以根据需要调整的。

图1 （上为时钟，下位数据） 

图2

参考资料： 1. http://blog.ednchina.com/iampeter/240246/Message.aspx# 2. Cyclone III handbook