原创 OrCAD Express 功能介绍

OrCAD Express for Windows是一个32位的Windows的应用软件，它包含在图板和其它设备上设计时，你所需要的一切，包含并支持FPGAs和复杂的可编程逻辑装置CPLDs。OrCAD Express for Windows是一个32位的用来设计印刷电路板PCBs和可编程器件的Windows应用软件。对于PCB设计来说，Express提供了整个系统的设计和OrCAD关于设计时所获得的一些数据资料，如系统仿真。对于程序设备的设计，Express提供了一个不同的，将所有的选择项包括VAPL，schematics和氖一切的合并综合。例如OABL的仿真与综合的方法。OrCAD Express是建立在标准化的基础上的，这使得它同其它应用软件方便地结合起来，支持的工作界面有EDIF200、XNF、VITAL/SDF和Open-PIA。
1.一个多Vendor 的解决方案
    Express同所有普通的CPLD/FPGA设计环境可共存，例如，Aetel Designer Senes、Vantis Maca-XL Altear MAX+PLUSⅡ、Lattice pDS+、Luent ORCA Foundny和Xilinx XACT step、PSpice、Spice。大量的网络表支持多于30种格式的输出，包括有OrCAD Layout ，EPIF200，VHDL，Venloy SPLCE ，PADS ，PCAD、
Protel PCB
2.基于VHDL的方法使复杂的设计简单化
    包括大量的在线帮助、学习Express独特的培训教程。提供混合模式设计，用户能用Schematics设计，VHDL设计或者二者合并。从VHDL或VHDL模板产生标号(symbols)VHDL编辑器提供语法检查和大量的VHDL流的构成。Vendor-specific help引导你了解整个设计过程。
3.一种综合的应用软件
    Express profect manager通过跟踪所有文件和重要属性来产生PCB系统或可编
程逻辑器件的网络表，以此来管理设计数据。Express包括一个Schematic编辑器用来进行PCB系统或元件的设计。就元件设计而言，它提供了同VHDL 编辑器相联系的机会入口。
    Express编辑器可以处理多种输入方式，包括VHDL或schematics为目标元件生成的网络表。
    Express仿真同VHDL相结合，支持一系列的IEEE1076-1993VHDL标准和VATAL2.2b门级仿真。
4.Express方案管理器
    方案管理器是为设计作准备的奇才，象图书馆一样，提供完成设计任务如PCB系统级和PLD设计的最优选项。通过Express编辑器能自动联系和理解内部文件的属性。
    Express Project Manager管理组织所有的网络表、元器件、文件的注解和检测工作是否处于一种最有力的管理计划中。
    Project manager用方便的层次观点代替了VHDL与原理电路图的联系，FPGA的综合与最优化设计为输出结果提供了品质保证。
5.Express的采用特点
    Schematic Editor 图表编辑器的特点：
    点触式的选择和编辑，多窗口界面支持拷贝、粘贴，从窗口到另一些文件文档应用。元件、管脚和网络的命名、属性、数目不受限制。VB的宏指令适合于加快画图的速度。应用Spreadsheet editor 可以编辑多个仿真元件的属性应用graphic元件选择块可以在放置前先看到元件信号．层次式电路中，各端口自动生成，使设计速度提高
6.Smart VHDL的特点
    用Express simulate for VHDL source -Level debuyging相结合。 支持单步和电源线间断点。VHDL的色彩代码关键字和注释. 全新的文本编辑器，包括支持编辑VHDL模板。·打印预览和打印如VADL测试工作图、列表和仿真模型文件。
7.元件编辑器
    从schematic编辑器直接转到元件编辑器。在库中创建元件，编辑元件如元件管脚，管脚名及元件尺寸等，字质上都不受限制。从流行的网络表格式生成的PCB-level组成部件，可绕过有错误倾向的产生过程，按系统信号分配请求路线。可通过布设的插头编辑器迅速输入。在放一部件之前，可对它进行观察
8.Express Compiler
RTL综合有1076-1993子集的IEEE标准为设计行为提供了可表达和有力的VHDL。VHDL标准的综合包一致，使算法更容易，如加减乘除。综合库为用户提供最优化的高水平的功能，特别突出的象加减法、比较器、计算器。资源共享VHDL源代码表达了一些复杂的操作，比如加法和乘法，能表达一个FPGA的逻辑资源。Express编译器的管理将使这些资源共享。设计属性VHDL源中标识元件或信号属性。
8.仿真
用仿真来调试你的设计，在编辑器上统一条线或点，即可观察或仿真，在仿真中从历史的信号中选一时间，即能看到在原理图信号状态出现的页面上。调整VHDL子集，仿真支持多文件单步执行，因支持资源排列分离点和大量的报告选择。VHDL工作台的力量可明显被显示出来，工作台关于环绕网络的设计是可动的，且能设计混合电路，例如仿真可从微小的数据总线上流入你的回路中的数据，工作台允许在仿真中设计输出点。VITAL2.26依从于时间仿真，它基于流行的标准延时格式产生用户放置和划线的工具。有工具条，热键和命令行，可从多方面对图形进行编辑。在你布线之前，PLD系统运行完设计之后可使你迅速调整VHDL和方案设计模式。你不必是一名专家，工具栏本身提供强有力的工具来表示输入仿真，用基本对话框就能产生数据，三个不同的类型为时钟和总线数据和回路提供三种典型信号，而且允许设计者强行设观察点。WYSIW19 仿真文本工具帮助你产生设计纸条，这也可包括在别的窗口中。仿真结果的书写格式能提前观、调整、打印、保存或拷贝到别的窗口中。用"click and drag"可使成组信号输入总线，重新给特殊的信号命名，重新设置信号显示顺序。信号窗允许给总线加代码。·仿真结果的ASCII表文件. 支持OrCAD和TSSI等别的流行格式。