原创 testbench的实例说明

2011-6-2 10:46 2657 6 6 分类: FPGA/CPLD

module DFF_tb;
parameter CLK_PERIOD = 10;

reg CLK;
reg D;
reg RST;

wire Q;

initial
begin
   CLK = 0;
   D=0;
   RST=0;
  
   #5000 RST=1;  
   #10000 D=0; 
  
End

always #(CLK_PERIOD*11) D = ~D;
always #(CLK_PERIOD/2) CLK = ~CLK;

DFF inst_DFF(.CLK(CLK),.D(D),.RST(RST),.Q(Q));


endmodule


1.`timescale 10ns/1ns
表示时延单位为10ns, 时延精度为1ns。
`timescale 10ns/1ns

2.建立测试模型
原模型里的输入信号用reg,输出信号用wire

初始化状态

定义信号的变化
#5000 RST=1;   50us的时候rst=1
   #10000 D=0;  150us的时候 d=0


always #(CLK_PERIOD*11) D = ~D;
always #(CLK_PERIOD/2) CLK = ~CLK;定义周期信号的语句


DFF inst_DFF(.CLK(CLK),.D(D),.RST(RST),.Q(Q));实例化语句

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