原创 modelsim仿真时候input数据在testbench中编写的注意点

 2011-7-26 20:19  3690 10 10 分类: FPGA/CPLD

这两天翻出前几天编写的DDS的程序，重新改了点，把输出信号选择给去掉了，只留下原来的输出正弦波以及余弦波信号。但是，在modelsim中重新仿真
的时候却死活不对，输出一直没有数据。我很是纳闷，对比之前的程序，实在找不出错误点。结果只好在testbench中查找错误。

终于发现testbench中前后的差别：

之前有信号输出控制信号的时候：我在给input的频率控制字的时候是有所延迟的，即不是立即给的；然而现在我把信号输出控制信号给去除掉以后，我依然延
续这样给input频率控制字的办法，结果是怎么都没有数据。于是，我把延迟给去掉了，也就是直接上来就给input数据，在复位信号之前给，这样就没问
题了。

呵呵，想来真是有点折腾啊。有时候问题出现在如此细微之处，平时不注意就会一时间摸不着头脑。看来平时还是要养成好习惯啊。多思考，多总结。工程师之路艰巨啊！

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