唉~终于用了3天的时间,终于察觉到一个小问题了。
原本在构思上,我忽略对时序的严格要求,故多次仿真都查都大不到实验结果。如果Verilog的设计,失去了对时序准确性,那么这样的设计也失去意义了。
笔记原本写到一半了,发生如上的问题。唉~全部都重改,怕是误人子弟,所以笔记写得很小心。
目前,思路和准则是建立了。
但是实例方面,还要仿真多一段时间。
所以呀,这段时间都在修改构思,而且还有许多工作前的准备....
每天一回到家就立即进入梦乡....真的很累。先上几幅载图掉你们的胃口吧:

就连笔记的题目也重改... orz

相关推荐阅读
-
akuei_2_550826815
2011-10-22 18:26
-
Verilog的私私细语 - 时钟化和信号的长度
-
目录 第2章 时钟化和信号的长度 2.01 一个时钟一块数据的概念 2.02 信号时钟化 2.03 深入了解模块的沟通 2.04 电平检测模块的整合(即时事件在时序上的不和谐) 实验八:电...
-
akuei_2_550826815
2011-09-08 12:47
-
瞎搞Time Quest 和无责任的笔记 第二章
-
最近整合篇的第二章的构思和灵感都累积不少了,应该是时候开工了。恰好手头上还有一本笔记还没有写完,就是这本瞎搞TimeQuest的第二章。目录笔者也懒得贴了,看过第一章的同学多少也会猜到第二章的内容是什...
-
akuei_2_550826815
2011-08-29 18:21
-
瞎搞Time Quest 和无责任的笔记 第一章
-
哎呀 ... 潜水了都有一段时间了,这是最近研究的成果和目标。
话说TimeQuest这个东西真的很搞怪呀,做得笔者不得不从其他的方向去研究它。
好了还是切入正题,TimeQuest用作静态时序的工具...
-
akuei_2_550826815
2011-07-06 17:43
-
Verilog的私私细语 - 整合的概念
-
目录 02
第1章 整合的概念 1.01 源码上的整合 实验一:字面上的整合 1.02 时钟和步骤的定...
-
akuei_2_550826815
2011-06-22 10:18
-
VerilogHDL那些事儿 - 建模篇v4 + 时序篇v1
-
VerilogHDL那些事儿 - 建模篇v4
====== v4 ======
主要是修改了大量用法上的BUG和极限的精简内容
https://docs.google.com/leaf?id=0B...
-
akuei_2_550826815
2011-06-10 13:19
-
Verilog HDL的礼物 - Verilog HDL扫盲文
-
目录 02第0章 Verilog HDL语言扫盲文 030.01 各种的HDL语言 030.02 HDL语言的层次 03 0.03 RTL级和组合逻辑级 040.04 Verilog HDL语言真的那...
文章评论(0条评论)
登录后参与讨论