目录
目录 03
第二章 整数除法器 04
2.01 传统的除法器 04
实验八：传统除法器 05
2.02 循环型除法器 09
实验九：传统乘法器改进 11
2.03 循环除法运算的原理 15
实验十：从原理到实现的循环除法器 19
总结 23
==============================
与整数乘法器相比，整数除法器就单调了一点~
内容什么的，自己看着办吧~
唉~写完这篇后，忽然全身脱水 .... 困乏，求冬眠 ...
=============================
相关推荐阅读
-
akuei_2_550826815 2011-10-22 18:26
- Verilog的私私细语 - 时钟化和信号的长度
- 目录 第2章 时钟化和信号的长度 2.01 一个时钟一块数据的概念 2.02 信号时钟化 2.03 深入了解模块的沟通 2.04 电平检测模块的整合（即时事件在时序上的不和谐） 实验八：电...
-
- 瞎搞Time Quest 和无责任的笔记 第二章
- 最近整合篇的第二章的构思和灵感都累积不少了，应该是时候开工了。恰好手头上还有一本笔记还没有写完，就是这本瞎搞TimeQuest的第二章。目录笔者也懒得贴了，看过第一章的同学多少也会猜到第二章的内容是什...
-
- 瞎搞Time Quest 和无责任的笔记 第一章
- 哎呀 ... 潜水了都有一段时间了，这是最近研究的成果和目标。 话说TimeQuest这个东西真的很搞怪呀，做得笔者不得不从其他的方向去研究它。 好了还是切入正题，TimeQuest用作静态时序的工具...
-
- Verilog的私私细语 - 整合的概念
- 目录 02 第1章 整合的概念 1.01 源码上的整合 实验一：字面上的整合 1.02 时钟和步骤的定...
-
- VerilogHDL那些事儿 - 建模篇v4 + 时序篇v1
- VerilogHDL那些事儿 - 建模篇v4 ====== v4 ====== 主要是修改了大量用法上的BUG和极限的精简内容 https://docs.google.com/leaf?id=0B...
-
- Verilog HDL的礼物 - Verilog HDL扫盲文
- 目录 02第0章 Verilog HDL语言扫盲文 030.01 各种的HDL语言 030.02 HDL语言的层次 03 0.03 RTL级和组合逻辑级 040.04 Verilog HDL语言真的那...
EE直播间
更多
-
Fabless技术和应用系列 – 汽车MCU芯片的设计、测试及应用市场分析 直播时间： 06月30日 10:00
1
2
3
4
5
6
7
8
9
0
关闭
热点推荐
/4 
/4
文章评论（0条评论）
登录后参与讨论