原创 高速PCB设计 时序问题（三）源同步时钟系统 （下篇）

上文提到动态偏移对使用了去偏移（DeSkew）技术的源同步时序系统影响更大，这里我们重点来讨论下这些动态偏移。


首先就是同步开关噪声（Simultaneous Switch Noise，简称SSN），是指当器件处于开关状态时，随时间变化的电流（di/dt）经过回流途径上的电感时，形成的交流压降，也称为Δi噪声。而同步开关输出（SSO，即Simultaneous Switch Output）是其中的主要因素，开关速度越快，瞬间电流变化越显著，相应的SSN就越严重。


计算公式为：VSSN=N*L*(dI/dt)， N是同时开关的Buffer数目，L是回流路径上的电感，计算得到的VSSN就是同步开关噪声。公式的原理看起来很简单，实际上SSN的仿真一直是难点，不管是电路建模，还是IBIS模型对于SSN仿真的支持，都存在不少问题。实际上，这也是制约DDR3仿真精度的主要因素之一。


从图一能看到，当一个单独的DQ信号在切换时，SSN噪声大约在28MV左右，当一组DQ和DM同时在切换时，能产生大约170MV的SSN噪声。由此带来的对时序的影响高达73PS。
 

图一 DQ信号的同步开关噪声（仿真结果引用自Synopsys）


源同步总线如DDR3，同步开关切换是不可避免的，那么我们怎么来减少SSN的影响呢？从SSN产生的机理可以看出，当N固定，dI也不可控制的时候，我们需要减少L。电源地回路的电感和PCB设计密切相关。


首先，我们要减小滤波电容设计的安装电感，一博科技的仿真结果标明，一个良好的电容Fan out设计，可以有效减小安装电感，如图二所示：几种方式效果排名  (2/6)- 1 – (3 / 5 )– (4/ 8/7)。

图二 电容设计Fan out比较


其次，在布线和打孔的排列上，也要考虑信号以及电源地回路的电感。如图三所示，参考DDR颗粒的电源地管脚和信号管脚的比例关系以及相对位置关系，并在PCB布线打孔的时候保持这些比例关系

图三 电源地管脚和信号管脚的比例关系以及相对位置关系


总结来说，就是要关注源同步总线系统尤其是DDR3以及更高速率的总线系统的电源地设计。电源地设计要点包括良好的滤波电容布局布线；细心考虑电源地以及信号的回流路径；准确的Vref；足够功率支持的VTT等。


串扰（Crosstalk）也是非常重要的一个动态偏移。考虑串扰，就必须考虑信号传播的奇偶模式，如图四所示，在不同模式下，信号间的电场与磁场分布是不同的。
 

图四 信号传播的奇偶模式


这种电场与磁场分布的不同也会引起传输延时的变化，如果是带状线，由于导线上下的介质比较均匀（有时候Core与PP也会有轻微的介电常数和损耗角差别），所以不同信号模式下的传输延时基本一致。但是微带线由于上下结构的不对称性，不同信号模式下的传输延时差别很大。仿真表明，如果是这样的表面微带的结构，线宽4mil，和其他信号线的间距为8mil ，到平面层的距离是4mil，绿油整体厚度为2.5mil，5英寸的布线长度，在不同传输模式下会带来极限大约82ps的传输延时差别。

 

图五 不同传输模式下微带线的传输延时差别


虽然图五是极限情况下的例子，实际工作中基本上不会出现这样的最恶劣情况。但是从此也能看出表面微带下，不同传输模式带来的延时差别已经不可忽视。在设计上，我们可以尽量拉大线间距，既可以减少串扰，也能同时减弱这种传输延时的差别，适当的增加阻焊层的厚度也是一个办法。当然，在层数足够的情况下，使用内层带状线布线也可以避免这样的传输延时变化。


其他诸如ISI的影响，虽然也是动态偏移，但是更多是在仿真的时候予以考虑，这里就不再详细讨论。适当的OTD选择，也对时序影响很大，这部分内容可以参考研讨会的相关材料（见 http://www.edadoc.com/cn/jswz/show_337.html ）


总结一下，DDR3等高速源同步总线的设计，除了常规考虑的分组等长之外，还需要注意以下问题：


1、    电源地设计带来的SSN问题，需要仔细考虑滤波电容布局布线，电源地以及信号的回流路径，关注Vref和VTT的设计


2、    串扰（Crosstalk）的影响以及奇偶模式下微带线传输延时的差别，尽量拉大线间距


3、    上一条引伸开来，就是关注等长后面的等时，很多因素都会导致做到了等长，其实没有等时，比如不同层传输延时的差别，垂直方向过孔的有效长度带来延时差别（又叫Z Delay）


4、    合适的ODT选择
 

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