原创 FPGA的外部存储器接口DDR2(5)_PLL使用说明

  　　PLL具体由哪些电路组成，这里不作探讨，这里只从应用的角度作一使用说明。先说PLL的输入时钟，共有2对共4个时钟输入引脚，分别是CLK0、CLK1、CLK2、CLK3。实际的电路到底需要多少个时钟输入，这要看具体的应用。PLL的输出可以说共有三个，分别是C0、C1、C2。但在应用中也要注意，C0、C1只能提供给FPG**内的全局时钟，而不能输出到FPG**外；如果要从FPGA引出时钟，只能使用C2了，所以C2还有另外一个名字PLL<#>OUT。

　　软件上PLL主要就是由altpll宏来实现的，包括输出频率也是由这个宏来实现的。下图是宏altpll的框图，

　　其中：

1、inclk[1..0]，PLL的输入时钟，必须由FPGA的时钟输入引脚来输入，普通的IO是不可以的。

2、pllena，PLL的使能引脚。

3、areset，PLL的复位引脚。

3、pfdena，PFD的使能引脚。PFD是构成PLL的一个功能模块，具体见数据手册。

4、clkswitch，PLL的多时钟转换引脚。

5、c[1..0]，PLL的输出时钟，供FPG**内的逻辑使用，一般接到全局时钟上。

6、c2，PLL的输出时钟，可以从FPGA引出到其它芯片。

7、locked，PLL的状态指示引脚。

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