原创 Allegro线长约束设置

方法一：

1、setup –> electricol constraint spreadsheet 打开allegro constraint manager

2、选择当前pcb文件名，右击选择create –> electrical CSet 输入名字，例如ddr_addr

3、在eletrical constraint set –> all constrains –> signal integrity/timing/routing就可以找到刚刚创建的ddr_addr

4、设置ddr_addr的最大最小长度：在total etch length进行设置，或者在propagation delay进行设置，可以选择ns或者mil为单位

5、在net –> routing –> total etch length中将需要进行长度约束的网络的referenced electrical CSet制定为刚刚创建的electrical CSet，即ddr_addr

6、在constraints system manager中点击electrical constraint sets，打开propagation delay，relative propagation delay，total etch length选项

方法二：

1、点击菜单edit –> properties

2、选择要设定的Net

3、选择propagation_delay

4、输入设定的值，格式为：L:S:min:max。例如L:S:1000:1100表示这条网络最短1000mil，最长1100mil