原创 从PFL megafunction中学到的Virtual JTAG使用技巧

现在开发的产品需要借用CPLD烧写Nor Flash，可选的方案有两个：采用Altera的Parallel Flash Loader，或者自己用VJTAG做一个。 riple

采用PFL虽然速度够快，但是曾经有过文件不匹配的失败经历，所以采用了后一个方案。CPLD代码和Tcl底层操作很快开发出来了，做软件的同事开发的Tcl用户接口也很容易操作，但是发现烧写速度慢得惊人，只有几kB/s。 riple

同样是采用JTAG电路，甚至原理都一样，为什么效率差这么多？是不是Altera给用户开放的API是慢速的？PFL到底需要怎样的文件格式。为了弄清这些问题，我硬着头皮又把PFL做了一遍。先前采用PFL时没弄清文件格式和烧写起始地址，所以失败了。这次在文件格式上下了些功夫，把原理搞清楚了，下载也就成功了。 riple

烧写虽然成功了，但是我仍然没弄明白占用的逻辑资源差不多，PFL的速度为什么这么快。于是利用周末的时间把PFL生成的代码仔细分析了一遍，还真发现不少提高Virtual JTAG操作效率的窍门： riple

1. IR采用one-hot方式编码，减少了译码逻辑的复杂度。 riple

2. 采用一条专用的IR命令，通过JTAG获得参数化硬件电路的参数值。通过读取硬件电路的参数值，自动保证Tcl脚本与HDL代码中数据宽度等信息的一致性。 riple

3. 对于连续地址写入操作，采用一个计数器产生地址值，而不采用专用IR命令传入地址值。 riple

4. 在数据写入命令的数据移入寄存器中多添加一位，用于产生上述计数器的计数脉冲。 riple

5. 采用TCK同步操作，既可以保证电路在低频率下稳定工作，还省去了外部输入时钟和相应的跨时钟域边沿同步脉冲提取电路。 riple

6. 在PFL的Magawizard界面中，有一个area/speed选项，选中speed模式，还能进一步提高速度。代价是需要采用RAM（CPLD中没有）或LE实现一个FIFO，实现数据的缓冲；围绕着这个FIFO，还要设计两个状态机，一个实现从VJTAG接口向FIFO写入数据的操作，一个实现读取FIFO向Flash接口写入数据的操作。这只是初步分析，我还没能弄清speed模式下的操作细节。 riple

PS：PFL需要的文件格式和生成方法我还要另写一篇日志。 riple

参考文件：