原创 关于FPGA硬件调试的三个问题

1. Q：采用Synplify综合时，如何在SignalTap II中获得对信号的最佳的可观察性？
    A：我采用了一个“土”方法：在Synplify的源文件列表中把要观察的模块对应的文件删除，这样Synplify在综合时就会把该模块当作“Black Box”，然后把生成的网表连同被删除的文件添加到Quartus II的源文件列表中进行综合。这样综合后的网表就可以在Quartus II下获得对特定模块最佳的可观察性了。当然，代价是失去了Synplify综合时对该模块的优化。
2. Q：如何把SignalTap II捕获的波形用于Modelsim仿真，从而丰富和补充仿真测试向量？
    A：FPGA设计开发中应用仿真技术解决故障的方法(图)， 从SignalTap II中获取“最真实”的仿真测试向量
3. Q：能否采用Virtual JTAG建立FPGA内的测试扫描链，向被测模块施加测试激励并观察测试结果，实现自动化测试？