原创 面对SystemVerilog，自主设计or使用现有库（VMM,OVM,UVM）？

进入FPGA设计这个行业已经整整一年了！从一个不知FPGA为何物的小白，慢慢的开始能够读懂别人的代码，了解一些FPGA内部的结构，做一些简单的设计。现在的水平仅仅限于能够写出代码的级别吧！时序方面知之甚少。

原来是做C++软件设计的，由于自己对数字电路深深地热爱，依然的在找工作的时候选择了一份FPGA设计的工作。

本来是打算在这个五一假期好好整理一下过去一年自己的学习历程。把自己一年来积累和学习的东西好好整理一下，结果一直在读EDN里面的博客和帖子，不觉间三天已经过去了，（这里要特别感谢下特权同学，特权同学的书和博客对于我起到了入门的知道作用）。所以，什么也没有写出来，也许自己的水平还不够吧！还没有什么有价值的东西能够与大家分享的。

不过想了想还是要留下一点东西。由于单位项目管理制度等等各种原因，去年的下半年，自己有一些空挡时间。由于自己有C++编程的基础，跟师傅聊了一下。决定用这段时间来学习SystemVerilog语言，侧重于验证方面。

大约用了两个多月的学习，自己基本掌握了，systemVerilog基本语法和编程方法。然后看了钟文枫的《systemverilog与功能验证》和夏宇闻老师的《验证方法学》。2014年一开始，为了验证项目组开发的MAC控制器软核，领导便开始让我使用systemVerilog进行功能验证。

在进行项目方案设计时，是考虑使用现有的一些成熟的验证方法学库的，如VMM、OVM或者UVM。但是，下载下来OVM库，自己看了一下，里面文件很多。再加上自己当时水平有限，自己试了一下觉得有些吃力。加之项目节点并不是很充裕，于是决定采用验证方法学推荐的层次结构，自己编写所有的模块。scoreboard，agent，generator，driver，transactor等模块。组建了一个验证系统，刚开始跑起来感觉还可以。当时随着用例的编写，不断发现的问题绝大部分都是来自于TB本身，而不是DUT。于是自己大部分的精力都在维护这个自己编写的验证平台上，最后都开始怀疑自己当初的决定是否正确。

前天在QQ群里有个朋友让帮忙写一个UVM的小测试平台，自己帮他写了一个。突然发现用起来很是方便。

于是感慨万千，既然有成熟的验证库，自己何苦用自己那三脚猫的编程水平去编写什么验证平台。反而使工作量加大，又得不到好的验证结果。

接下来，有时间的话一定要好好学一下UVM验证库。希望能做出一点点成绩来！