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用户1668914 2015-8-7 19:59: 始终保持一颗好奇心; 一直以来就有很多思考和想法，只是很少会将这些思考的东西整理出来，甚至是发表在博客中。但是最近看了一本书《暗时间》（作者刘未鹏），现在才读了一半，刚 ...; 1009 20 0 20

用户1668914 2015-5-10 22:55: 评论：@sunyzz 博客中提到的“【转】FPGA为什么跑不快”; 写得很细致，要多多向大牛学习！; 1387 23 0 23

用户1668914 2015-5-10 22:21: 评论：@特权's Blog——永远忠于年轻时的梦想！博客中提到的“【博客大赛】FPGA实战演练逻辑篇18：FPGA时钟和复位电路设计”; 后面关于电阻电容的地方比较感兴趣，写得好！; 1966 20 0 20

用户1668914 2015-4-27 10:50: 电子工程师——伯乐与千里马; 最近几日因为单位发生的一些事情，常常让我想起唐代文学家韩愈的《马说》世有伯乐，而后有千里马。千里马常有，而伯乐不常有。入职以来 ...; 1851 22 9 31

电子工程师嵌入式计算机伯乐千里马

用户1668914 2015-4-22 22:19: 电子工程师之伯乐与千里马; 一直工作都非常的用功，非常的努力。; 1167 24 0 24

用户1668914 2015-3-25 22:23: 一个嵌入式电子工程师的迷茫期; 今年回到XIAN后，一下子感觉工作比原来忙了很多。写文档，写代码，电路调试，开发板调试，电路仿真验证....哇咔咔，各种事情。去年一直在学习一个 ...; 923 19 0 19

用户1668914 2014-6-23 22:42: 怎样才能使用Xilinx ChipScope 加入被优化的信号？; 怎样才能使用Xilinx ChipScope 加入信号？ Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方 ...; 841 16 0 16

用户1668914 2014-6-8 21:41: 怎样使用Debussy导入FPGA（数字逻辑）设计工程代码？; 在FPGA设计过程中，仿真验证是一个很重要的步骤。通过仿真，可以在仿真环境下初步验证逻辑设计的合理性和正确性。为后面的电路调试，铺平了道路 ...; 2133 22 0 22

fpga debussy 仿真验证仿真调试

用户1668914 2014-5-3 20:50: 面对SystemVerilog，自主设计or使用现有库（VMM,OVM,UVM）？; 进入FPGA设计这个行业已经整整一年了！从一个不知FPGA为何物的小白，慢慢的开始能够读懂别人的代码，了解一些FPGA内部的结构，做一些简单的设计。现在的水平 ...; 4105 19 11 30

fpga systemverilog 功能验证 uvm

用户1668914 2014-4-27 22:21: 2014年4月随想; 好久没有在网上写什么东西了，自己注册了很多网站几乎每个网站上面都有博客空间什么的。每次有些写东西的冲动时就开 ...; 1119 24 0 24

随想硬件工程师

用户1668914 2013-12-14 10:35: ISE工具和它生成的文件; 在ISE系列软件中，CPLD/FPGA设计的实现主要包括转换(Translate)、映射(Map)、布局布线(PlaceRoute)和时间参数提取(Timing)等几个方面。 1.转换 ...; 1210 19 0 19

文件 ise工具

用户1668914 2013-12-14 10:33: Xilinx ISE 各类文件简述 -- EDIF（转）; 2010-08-25 10:54:42 | 分类： EDA | 标签： | 字号大中小订阅说到LPM（Library of Par ...; 4918 20 0 20

xilinx ise edif 文件简述

用户1668914 2013-12-14 10:25: GSM给您解释解释XILINX Implement的选项的含义（完成）; 原文地址： http://bbs.21ic.com/icview-286494-1-1.html 所谓实现（Implement）是将综合输出的逻辑网表翻译成所选器件的底层模块与硬件原语 ...; 1817 17 0 17

fpga xilinx ise软件使用

用户1668914 2013-12-8 16:55: PCI9052内部等待机制; 最近的一个板子用了PCI9052，local端接到了CPLD上，没有给local时钟。cpld的下行接了一片AD，用于采集AD数据。原来的设计中都是采用外部等待方式，连接l ...; 1003 19 0 19

pci9052 内部等待

用户1668914 2013-12-6 22:56: FPGA乒乓操作; 前一段时间接到了一个新项目，今天开始着手写逻辑。在数据的同步缓冲设计准备使用乒乓操作，原来仅仅是限于书上看到的，现在要好好的研究一下了。 ...; 2316 25 0 25

fpga 乒乓操作

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