原创 课本上的一个比较器的例子的问题

2013-8-11 09:59 1460 11 14 分类: FPGA/CPLD

最近在学习Verilog 数字系统教程这本书,看到课本上的一个关于比较器的例子。我就把代码抄写到软件中,然后写了一个简单的Textbench想看看波形,结果发现并不是我想要的结果,不知道是哪里有问题Textbench还是源程序?请各位大侠帮我看下!

源程序代码

module lianxi_compare_n(X,Y,XGY,XSY,XEY);
 input [7:0] X,Y;
 output XGY,XSY,XEY;
 reg XGY,XSY,XEY;
 always@(X or Y)
  begin
   if(X==Y)
    XEY = 1;
   else EY = 0;
   if(X>Y) XGY = 1;
   else -XGY = 0;
   if(X    else -XEY =0;
  end
endmodule  

自己写的测试:

`timescale 1ns/100ps
module comparetext;
  reg [7:0] X,Y;
  wire XGY,XSY,XEY;
  initial
  begin
    X = 8'b00000000;
    Y = 8'b00000000;
    #100 X = 8'b00000001;Y = 8'b00000000;
    #100 X = 8'b00000111; Y = 8'b00000111;
    #100 X = 8'b00000001; Y = 8'b00000010;
    #100 X = 8'd5; Y = 8'd9;
    #100 X = 8'd10;Y = 8'd10;
    #100 X = 8'd12; Y = 8'd8;
    #100 $stop;
end
lianxi_compare_n compare_n(.X(X),.Y(Y),.XGY(XGY),.XSY(XSY),.XEY(XEY));
endmodule
 输出结果是这样的

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文章评论3条评论)

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用户1687253 2013-9-27 09:35

嗯 问题已经解决谢谢哥们!!

用户436773 2013-8-14 09:51

原来的代码有问题。很多书的例子都有问题。有的是笔误,难免的。有的是例子本来就写得有问题,写得不规范,甚至错误。我也是前段时间才开始学习verilog的。也碰到了多次这样的问题。所以你尽量找两本,口碑好点的书,这样的问题会少很多。下面是我写的一个比较器的例子。运行了没问题。本来还截了图,结果发现不能插入图片。对了,楼主以后直接插入图片吧,不要传附件了。传附件看起来很不方便。 module compare_8(X,Y,XGY,XSY,XEY); input [7:0] X,Y; output XGY,XSY,XEY; reg XGY,XSY,XEY; always@(X or Y) begin if(X==Y) begin XEY = 1; XGY = 0; XSY=0; end else if(X>Y) begin XEY=0; XGY=1; XSY=0; end else begin XEY=0; XGY=0; XSY=1; end end endmodule

用户403664 2013-8-13 15:50

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