原创 【博客大赛】零基础学FPGA （二十七）必会！ 从静态时序分析到SDRAM时序收敛（下篇）

七、SDRAM工作时钟相位偏移计算

        从上篇文章中我们知道，我们的数据是要经过一定的延时才会到达目标器件的，这个延时也就是相对于源寄存器的时钟发射沿的时间延时，数据在源寄存器时钟的上升沿到来时输出，经过FPGA的走线，PCB走线等，到达目标寄存器的数据端口时会有一定的延时，而这个数据要想被目标器件的目的寄存器锁存，那么，目的寄存器的锁存时钟应该尽量在数据的有效窗口内才能确保数据被捕获成功。所谓数据的有效窗口，就是数据在两次变化之间的中间部分，也是数据最稳定的部分。

      所以，要想将数据正确捕获，我们的SDRAM工作时钟必须相对于源时钟有一定的相位偏移，这个相位偏移是我们可以在PLL模块中手动设置的，这个值应该取多少？下面我们就来计算这个值。

      这个相移值的计算，需要借助四个参数，即读周期最大滞后、超前时间，写周期最大超前、滞后时间，下面依依来讲

     1、读周期滞后时间

      所谓读周期滞后时间就是，SDRAM的工作时钟相对于FPGA的工作时钟慢了多少时间。我用一个图来解释

 

        看到这里，有些人可能就不明白了，SDRAM的时钟比FPGA的时钟相位快了还怎么捕获数据咧？其实，我所说的快慢，只是说时钟的上升沿谁在前而已，我们完全可以这么理解，就是数据是在SDRAM时钟的前一个时钟沿发出的，

        上面的原图是错的，即SDRAM发出数据后，要经过Thz的时间数据才会有效，这个时间也是可以查到的，即我们前面理论篇所讲的参数那个参数TOH，注意这个TOH和上面的那个Toh是不一样的。然后是FPGA的建立时间，我们从时序报告里查。那么，可以得到

    读周期最大超前时间 =  Tclk  - (TOH + FPGA的建立时间Tsu)

3、写周期滞后时间

         原图也是错误的，既然是写周期，那么就是在FPGA的工作时钟下发数据，在SDRAM的工作时钟下捕获数据，那么源寄存器的工作时钟上升沿到来时，数据发送，要等一段时间后，数据才会有效，这段时间应该是FPGA寄存器的输出延时时间，即图上的Tcomax，这个参数我们需要到时序报告里找，Tss当然就是SDRAM的建立时间了，所以我们可以得到

       写周期滞后时间  =  Tclk  - （Tcomax   +  SDRAM的建立时间Tsu）

4、  写周期超前时间

这个图可能刚开始理解起来不太好看，我用红笔标出来了，也就是说，这里的Tcomin参数，是当下的时钟沿，到下一个数据有效的时间，而当前的数据，是上一个时钟沿发出的。当然，Toh即SDRAM锁存数据的保持时间了，因此我们得到

    写周期最大超前时间 =  Tcomin  -   Toh

5、参数计算

     下面我们来找这些参数，将上篇文章中的数据添加约束之后，执行一次全编译，当然这个时候肯定是时序不收敛，不过没关系，时序收不收敛跟我们的PFGA建立保持时间以及数据输出时间是没什么关系的。

     我们先来看建立保持时间，由于建立保持时间是读周期的参数，因此，我们查看读周期的路径时序报告，也就是sdram_data路径

     我们右键，报告最糟糕路径得到下图

 

       看了这个图我们就会明白，当17.602 减去那两项之后，剩下的就是我们设置的最大输入延时时间以及数据进入FPGA的走线延时时间，为什么这段时间是建立时间呢？我们之前不是定义数据不是应该在建立时间内保持稳定吗？但是这段时间内，数据还没到啊。对，没错，好像是这样的，数据没到，为什么没到呢？是因为我们的数据延时太长，以至于我们的捕获时钟在当下的时钟沿捕获不到，因此，这就涉及到了多周期路径约束的知识，我们可以让捕获周期为2 ，也就是说，等到下一锁存沿到来的时候再把数据捕获就好了。

 

      我们再来看一下这两段时间，第一段时间，也就是时钟发射沿相对时间加上时钟网络延时的时间，其实这个时间就是SDRAM发出数据，到数据出现在数据总线上的时间

 

 

          再回过头去看一下我们分析读周期之后时间的时候，数据出现在数据总线上之后是不是直接被锁存沿锁存了？这样说来就是没有加上数据在PCB走线的延时，因此上图只是一个理想过程，即没有考虑PCB走线的延时，而我们的时序分析工具确实将其考虑在内了，所以，我们的FPGA建立时间，除了包括数据保持稳定的时间外，还应加上这段走线延时的时间，这也就解释了，为什么我们的建立时间是那么算的

 

       这个过程是我自己的理解，不知道是不是准确，觉得有问题的朋友请积极指正，谢谢

 

同理，我们用同样的方法

 

      算出保持时间为 4.122ns

 

      下面再来看FPGA的输出时间，这个过程就要看时序报告中的输出路径了，按照同样的方法，我们找到输出路径的建立时间的时序报告

 

 

我们可以看到，这个很直观，没有像上面那个那么复杂

 

                               最大输出延时为6.161ns，

 

同理，查看输出路径保持时间的时序报告

 

 

这个也比较直观，用14.623  减去 10 就好了，为什么要减10呢？再来看这个图

 

 

 

       头一个发射沿为0时刻的话，我们需要等一个时钟周期后发射第二个沿，也即这里的数据到达时间14.623，是下一个数据的到达时间，减去10，不就是我们的最小输出时间了么。

 

      所以，我们的最小输出时间为4.623ns

 

 

 

八、多周期约束

 

对其进行全编译，查看时序报告，发现时序仍然不收敛

 

 

        查看错误时序报告可以看到，我们没有做多周期约束，至于为什么，上面已经说过了，这里直接来做

 

       我们设置延时周期数为2，即在第二个时钟周期进行数据锁存，因为是输入路径时序违规，所以我们约束的多周期路径就是从我们的虚拟时钟，也就是SDRAM的工作时钟，到我们FPGA的工作时钟clk1

 

 

 

再执行一次全编译，所有的路径达到时序收敛