原创 请教关于FPGA I/O时序约束的问题

  我是中科大的一名研究生，主要做加密算法基于FPGA的实现，最近遇到了一个问题，想请教一下论坛中的高手们。我设计了一个SHA256的IP核，Quartusii 全编译之后的Fmax在150MHZ左右，但后来在做时序仿真的时候，频率只能达到100MHZ左右，我自己分析是输入没有约束的问题，我加了一级输入寄存器，便于输入时序约束，但是我现在只是在NIOSII系统中调用该IP核，输入约束是需要外部器件的Tco，PCB延时之类的信息，但我现在没有这些数据，该怎么对其进行输入输出时序约束呢，或者输入输出延时该约束到多少，希望大牛们能解答我的疑惑，不胜感谢