原创 【西西学FPGA】Lesson 1

前言：

我大学的专业是集成电路，选择这个专业也是误打误撞，但是我还挺喜欢的。毕业以后没有进入IC行业反而去了汽车电子做FPGA，去年8月迄今，感觉简历里面项目一行还是空荡荡的，因此去了至芯。只有周末去上课，在此记录下我学习的项目。

文笔不好，只是简单记录自己觉得需要记住的东西。也许后续会做修改总结。

我有梦想，我有理想，我有目标，我有爱好。

这样的人生，应该不会无聊。

FPGA 16.2.7
第一讲（上） 概述 尤老师
1 做FPGA的国企：京微雅格（北京），中芯国际（上海），国微电子（成都）
2 FPGA的用处：通讯，图像处理，交换机，四轴飞行器
3 SOC结构：FPGA+ARM+DDR
4 异构处理器 zynq7000
5 FPGA和CPU的区别：FPGA可以接受大数据，但是cpu就需要将数据缓存起来，单个处理。

P.S.之后会做到千兆以太网，记得充分了解以太网协议，最好可以在此基础上做出ethercat

第一讲（下） 杨老师
经验之谈：
1 时序，代码风格，注释，写文档，记录自己的写代码思路。
2 功能仿真针对.v文件
 前仿真 针对.vo文件
 且这两个仿真无延时

3 Verilog 语法注意事项：
 inout： 保证赋值时无冲突
模块名： 体现功能 with english 且需要与.v文件名一致
assign： 只能跟一条语句
$random：随机数系统函数 ，32位宽随机数据、有正负，不能写到功能文件（.v）、不能被综合
              ｛$random｝取正值，范围为0-2^32
always：
assign：
·timescale： 时间单位/时间精度 四舍五入
变量： 默认一位宽 1‘d a <= 10'd c（取c的最低位）
端口声明： 例化最好按顺序 .a(a1)
#0 延时为0，则一直处于原时刻。如加入语句，则没有波形。

使用的软件：
UE，quartus，modelsim
实验程序：
1 a&b的功能文件和tb