原创 用verilog实现输入信号的四倍抽取

2016-1-29 10:21 2196 16 16 分类: FPGA/CPLD
module declimate_4( clk,reset,x,y
    );
input clk;
input reset;
input  [7:0] x;
output reg [7:0] y;
reg [1:0] cnt;
always @(posedge clk) begin
if(!reset)
cnt <= 0;
else begin
cnt <= cnt +1;
  if(cnt ==2'b11)
y <=x;
else
y <= y;
end
end
 
 
endmodule
 

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