原创 同verilog实现输入信号的四倍插值

2016-1-29 10:22 3329 22 22 分类: FPGA/CPLD
module interpolate4( clk,reset,x,y
    );
input clk;
input reset;
input  [7:0] x;
output reg [7:0] y;
reg [1:0] cnt;
 
 
 
always @(posedge clk) begin
if(!reset) begin
cnt <= 0;
y <= 0;
end
else begin
cnt <= cnt +1;
if(cnt == 0)
y <= x;
else
y <=0 ;
end
end
 
 
 
 
 
 
 
endmodule

文章评论0条评论)

登录后参与讨论
我要评论
0
22
关闭 站长推荐上一条 /2 下一条