原创 Vivado的一些tcl命令记录(待补充)

2021-7-6 15:40 3492 16 16 分类: FPGA/CPLD
1.Report Clock Networks
  report_clock_networks -name {network_1}

2.分析设计中逻辑级数的分布
  report_design_analysis -logic_level_distribution -logic_level_dist_paths 5000 -name design_analysis_prePlace

3.筛选"clk"时钟域逻辑级数在[a,b]之间的c条路径
  report_timing -name longPaths -of_objects [get_timing_paths -setup -to [get_clocks clk] -max_paths c -filter {LOGIC_LEVELS>=a && LOGIC_LEVELS<=b}]

4.扇出分析 扇出大于a的b条路经
  report_high_fanout_nets -fanout_greater_than a -max_nets b

5. freq  &  level
  125M以下:13级
  125-250: 6级
  250-350: 5级
  350-400: 4级
  400以上:  3级
6.ERROR
    Finished Running Vector-less Activity Propagation604 INFO:
    [Pwropt 34-9] Applying IDT optimizations ...605 INFO:
    [Pwropt 34-10] Applying ODC optimizations ...606 ERROR:
    [Vivado_Tcl 4-133] Unhandled exception occurred during power optimization.607 ERROR:
    [Vivado_Tcl 4-130] Power Optimization encountered an error.
    解决方法:opt_design -directive NoBramPowerOpt

作者: 洋仔, 来源:面包板社区

链接: https://mbb.eet-china.com/blog/uid-me-1854387.html

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