原创 QUARTUS里全局时钟的设置

 Assignments---setting---Analysis&Synthesis Setting的Fitter Setting的More setting 里AUTO Global Clock.选中的话工具
会在布线时，自动把一些高扇出的时钟信号走到全局网络上，则可以显著提高这些扇出结点的性能，同时也节省了普通的布线资源
“AUTO Global Register Control Signals”选项打开，那么会把高扇出的寄存器控制信号走到全局网络上，包括请零和复位和时钟
使能等。用户可以通过QUARTUS 的Assignments ---setting来对内部走线进行增加约束，决定是否让其走到全局网络上，详细部分
参考《ALTERA FPGA/CPLD设计（高级篇）》的第2章的时序问题。