原创 简单VGA的FPGA实现（下）

module VGA(

clock,

disp_RGB,

hsync,

vsync,

rst_n

);

input   clock;         //系统输入时钟 50MHz

output  [2:0]disp_RGB; //VGA数据输出

output  hsync;         //VGA行同步信号

output  vsync;         //VGA场同步信号

input   rst_n;         //复位信号，低电平有效

reg [10:0] hcount;     //VGA行扫描计数器，用于时间点匹配

reg [10:0] vcount;     //VGA场扫描计数器，用于时间点匹配

reg [2:0]  data;       //VGA数据寄存器，后面会把该寄存器与disp_RGB输出相连起来，控制data就控制了颜色

reg [2:0]  h_dat;      //行颜色

reg [2:0]  v_dat;      //列颜色

//reg   flag;

wire  hcount_ov;       //行信号结束标志

wire  vcount_ov;       //场信号结束标志

wire  dat_act;         //是否应该输出RGB信号标志

wire  vga_clk;        //经过PLL倍频后的VGA时钟

//倍频器，50M-->85.86M(85.8333)

wire locked;

PLL_ctrl    PLL_ctrl_inst (

.areset ( ~rst_n),

.inclk0 ( clock ),

.c0 ( vga_clk ),

.locked ( locked )

);

//VGA行、场扫描时序参数表，选择分辨率为1368X768 60Hz

parameter hSync_pls       = 11'd144, //同步头脉冲长度

hBackporch_pls  = 11'd216, //后沿长度

hVisible_pls    = 11'd1368,//有效像素信号长度

hFrontporch_pls = 11'd72,  //前沿长度

vSync_pls       = 11'd3,

vBackporch_pls  = 11'd23,

vVisible_pls    = 11'd768,

vFrontporch_pls = 11'd1;

parameter hsync_end   = hSync_pls-1,              //同步头脉冲结束时间点

hdat_begin  = hsync_end+hBackporch_pls, //有效像素信号开始时间点

hdat_end    = hdat_begin+hVisible_pls,  //有效像素信号结束时间点

hpixel_end  = hdat_end+hFrontporch_pls, //行信号结束时间点

vsync_end   = vSync_pls-1,  

vdat_begin  = vsync_end+vBackporch_pls, 

vdat_end    = vdat_begin+vVisible_pls,  

vline_end   = vdat_end+vFrontporch_pls;

//行扫描

always @(posedge vga_clk)

begin

if (hcount_ov)

hcount <= 10'd0;

else

hcount <= hcount + 10'd1;

end

assign hcount_ov = (hcount == hpixel_end); //是否到达溢出点

assign hsync     = (hcount > hsync_end); //通过对时序图进行分析，可以知道在一个周期内，hsync的上升沿发生在hsync_end处

//场扫描

always @(posedge vga_clk)

begin

if (hcount_ov) //行扫描完成

begin

if (vcount_ov)

vcount <= 10'd0;

else

vcount <= vcount + 10'd1;

end

end

assign  vcount_ov = (vcount == vline_end); //是否到达溢出点

assign vsync      = (vcount > vsync_end); //通过对时序图进行分析，可以知道在一个周期内，vsync的上升沿发生在vsync_end处

//数据、同步信号输

assign dat_act  = ((hcount >= hdat_begin) && (hcount < hdat_end)) &&

((vcount >= vdat_begin) && (vcount < vdat_end)); //是否应该传输视频信号标志位

assign disp_RGB = (dat_act) ?  data : 3'h00;       // 应该输出时就输出数据，否则输出0

always @(posedge vga_clk)

begin

data=h_dat|v_dat; //rgb的最终输出为行列颜色的或运算

end

always @(posedge vga_clk)

begin

//产生起点为（0,500）高度为100，宽度为全屏的横条纹

if((vcount>(vdat_begin+500)) &&(vcount<(vdat_begin+500+100)))

h_dat <= 3'h1;        //红

else

h_dat <= 3'h0;        //黑

//产生起点为（900,0）高度为全屏，宽度为100的竖条纹

if((hcount>(hdat_begin+900)) &&(hcount<(hdat_begin+900+100)))

v_dat <= 3'h2;        //绿

else

v_dat <= 3'h0;        //黑

end