原创 easyFPGA非门

// my_inv.v
module my_int(
    A,          //输入有开关决定，0:按下, 1:未按下
    Led         //输出由LED显示，0:点亮，1:熄灭
    );
input       A;  //输入
output      Led;//输出
assign Led = ~A;//调用not模块描写

endmodule
就这几句话，都花了一个小时，不过verilog HDL还是不怎么懂。