原创 FPGA中跨时钟域的信号处理--异步FIFO方式

异步FIFO方式的原理：FIFO两侧会有相对独立的两套控制总线。若写入请求wrreq在 写入时钟wrclk的上升沿处于有效状态，那么FIFO将 在该时钟沿将锁存写入数据总线wrdata。同理，若读请求rdreq在 读时钟rdclk的上升沿处于有效状态，那么FIFO将 把数据放置到读数据总线rddata上，外部逻辑一般在下一个有效时钟沿读取该数据。

FIFO一般还会有指示内部状态的一些接口信号，如空标志位empty、满标志位full， 甚至还会有用多位数据线表示的FIFO当前数据量，这些状态标志保证了读写控制不出现空读和满写的情况。清除信号aclr在某些应用中也是需要的，它在有效时能够清除当前FIFO的数据，让FIFO复位到一个空的状态。