原创 【博客大赛】Altera FPGA优化技术-编译时间的优化

Altera FPGA优化技术-编译时间的优化

KevinWan

Parallel compilation

利用多个处理器同时处理QuartusII的编译

设置如下：

Smart compilation

由编译器指定必要的编译过程，避免不必要的进程占用CPU资源，使得CPU资源得到最大的利用。

Incremental Compilation

只编译更改的部分，其他的部分保持原先的编译结果。

增量编译的特点：

保持原有的性能

减小编译时间

用户更容易达到时序逼近

Rapid recompile:对于必须重新编译部分，此设置指定Fitter是否应试图保持兼容的布局和布线结果，此功能有助于加快编译。

Logic Lock

我们可以通过logiclock来手动约束模块的的物理位置，从而达到优化时序的目的：

A.        在Chip planer里划定一个区域

B.        在QuartusII中选定要约束的模块

C.        然后重新编译