原创 千兆网传输12月2日调试日记

2009-12-13 22:49 1198 1 1 分类: FPGA/CPLD

1.发送数据成功 发送程序验证完成 用sigaltapII接收接受端
  问题1:编译失败:ram 不够 原因:nios占用ram太多
  改为:onchip_ram 32K  onchip_mem 2K        
                         0x11800--0x11fff
  问题2:缺少触发管脚,加入led[0](命名为trigger)
  重新生成nios sopc及sof
  问题2:缺少clk_send all_inst_base 已改为0x12000
  问题3:改nios程序
  1.为芯片ep3c5并改基地址12000
  2.led控制程序改为只有一位可控制
  问题4:添加接收端管脚
  问题5:发送成功,无数据接收
              测试1501工作正常,单板伪数据流,结果正常
  问题6:可能数据延迟太长,用rxd作触发,重新编译sof文件 发现错误数据
  问题7:用测试程序得到正确的rx_en和rx_er,用发送程序接受出错。
       手工焊接后解决

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