原创 千兆网传输测试实验设计

2009-12-13 22:53 1722 0 1 分类: FPGA/CPLD

1. 内部环和伪随机数据流测试(单板实验)<?xml:namespace prefix = o ns = "urn:schemas-microsoft-com:office:office" />


测试原理:LOOPENPRBSEN 高电平。


测试方法:


1.LOOPEN=1,内部环反馈路径使能。发送的串行数据直接从内部到达接收器的输入进行内部自检测。此期间发送串口输出高阻态。


2.PRBSEN=1,伪随机比特流测试能够在RX_ER/PRBS_PASS处检测 到。PRBS_PASS变高表明有效的PRBS收到。


测试结果:PRBS_PASS变高表明有效的PRBS收到。


2.伪随机数据流测试(双板收发实验)


测试原理: PRBSEN 高电平。


测试方法:


PRBSEN=1,伪随机比特流测试能够在RX_ER/PRBS_PASS处检测 到。PRBS_PASS变高表明有效的PRBS收到。


测试结果:PRBS_PASS变高表明有效的PRBS收到。


 


3.仅传送功能测试(双板收发实验)


测试原理: LCKREFNlock to reference)低电平


测试方法:  LCKREFN=0,接收器的时钟锁定为GTX_CLK。接收器不再接收数据,器件处于仅传送模式。


          LCKREFN=1,接收器接收外部数据流,必须在发送器使能之前从同步状态机接收有效码。


 测试结果:收到正常的数据。


 


4.正常数据传送功能测试(双板收发实验)


测试原理: RX_DV低电平


测试方法:  RX_DV/LOS 接收数据有效。表明接收和解码的数据已经被输出到接收数据总线上。RX_DV/LOS从第一个接收word到最后一个word一直有效。然后在最后一个word后的第一个RX_CLK上跳沿失效;


    如果在正常的操作中,在串行接收管脚的差分信号低于200mvRX_DV/LOS跟随RX_ER被置为高电平,表明一个信号的丢失。


    如果器件处于power-down modeRX_DV/LOS是信号检测电路的输出,并且当信号丢失检测到时被置低。


测试结果:RX_DV时序符合如上所述。

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文章评论1条评论)

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用户1261511 2010-2-7 17:42

大哥,能不能详细的介绍一下控制管脚的实际应用配置和上电时序呀!谢谢你了! 如果方便的话 请加我Q 124948793
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