原创 高速PCB设计的布局布线优化方法

高速PCB设计的布局布线优化方法

    随着半导体工艺的发展，器件的工作频率越来越高，使得高速PCB的设计成为产品设计中的一个重要环节，而高速PCB设计所面临的过冲、下冲、振铃、延迟和单调性等信号完整性问题，将成为传统设计的一个瓶颈，设计人员仅仅凭经验将越来越难设计出完整的解决方案，因此设计人员只有借助一套完整的信号完整性分析工具才能准确预测并消除这些问题。下面我们结合高速PCB设计分析工具SpecctraQuest来分析以上的PCB级信号完整性问题。

拓扑结构对信号的影响

    当信号在高速PCB板上沿传输线传输时遇到阻抗不匹配，将有部分能量从阻抗不连续点沿传输线传回，造成反射现象。在高速PCB设计中，有很多问题都是由反射引起的，因此应该特别注意。在高速PCB板上，一条导线已经不再是单纯的导线，而须当作传输线看待，按照传输线理论来处理。阻抗的不匹配，以及在不同分支上传输时间的不一致都会造成信号完整性问题。

    一个典型的单驱动器多接收器的拓扑结构，在接收器端开路，阻抗为无穷大，因此信号在终端会发生全反射，沿传输线原路返回。串接电阻阻值为Z0，传输线阻抗为2Z02=Z01=Z0，信号沿Z01通过连接点传递到两个分支时，由于两个分支并联，因此从Z01看过去的阻抗正好为Z0，因此信号在从Z01传递到两个分支时信号不会发生反射。信号继续沿分支传递到终端，终端开路，因此信号被反射回来；由于是不平衡的拓扑结构，信号沿原路返回时就会有时间上的不一致，因此在节点处就会有信号完整性问题出现。

    采用对称的拓扑结构可以解决这个问题。结合实际工作中的一个例子来分析，这是在一个路由器中收发器到内存的拓扑结构图，驱动器是BCM5625，接收器是存储器。

    在红圈处和蓝圈处的线长分别是1,400mil和3,550mil，由于设计工程师在设计时只考虑了零件位置的摆放而忽略了线长的影响，;   正确的端接对信号的影响非常大，如果端接不正确的话甚至会造成系统不能正确工作。如图5为某条线的终端端接方案的部分拓扑结构。

    可以看到在接收端的波形存在明显的问题，甚至在阈值电压以下了。因此考虑使用另外的端接方案(在这里我们使用代文宁端接)，改善以后的拓扑图。通过测试可以发现波形得到明显的改善，但使用代文宁端接的缺点是要消耗部分直流功耗。

软件仿真结果和示波器测试结果比较

    在用软件仿真得出结果后，应该将其与实际的波形作比较，然后得出相关性的结论。在实际的仿真过程中，我们会用到IC厂商提供的IBIS 模型，如果模型本身没有问题，在仿真软件中的参数设置正确，得到的结果应该和示波器测量的结果出入不大。我们以英特尔的SpringDale芯片组为例说明，北桥芯片到DDR333内存的波形图(接收端是存储器)，红色的曲线是用示波器实际所量测到的波形； 蓝色是SpecctraQuest软件运行出来的结果，具体环境是在SQ激励源的设置上选取“custom”，并给出1011001的激励信号；截止频率设置为1G，这样是考虑趋肤效应的影响，如果信号翻转越快，则截止频率应该设的越高。可以看到两个波形非常接近。

本文小结：

    电子技术的发展使得IC的工作速度越来越快，频率越来越高，当信号的互连延迟大于边沿信号翻转阀值时间的20％时，PCB板上信号线就会呈现出传输线效应，即连线不再是显示集总参数的单纯的导线性能，而是呈现出分布的参数效应，这就是高速设计。

    与传统的设计比较，高速设计要更多地考虑到信号完整性问题，在设计过程中借助EDA工具可以最大程度上减少重复设计次数，减少设计人员所花的时间和精力，同时又能设计出良好的产品来。