原创 基于FPGA/NiosII的等精度数字频率计的设计

基于FPGA/NiosII的等精度数字频率计的设计
有以下特点：
    1. CPU并行处理   32位软核处理器 NiosII 、处理速度为75MHZ
        标准计数器，处理速度为100MHZ
      2. 频率测量范围宽未知，已测值为20MHZ以上
        理论精度为1e8,可精确到0.00000001hz
      3. 占空比测量
        理论精度为1e8,可精确到一千万分之一

基于FPGA的等精度频率测量的精度是非常之高的，其测量精度只取决于标准计数器（忽略传输延时）的处理速度,而且理论测量误差最多只有标准技术时钟的一个周期。
本次设计中，加入NiosII作控制显示作用,和计数器之间为并行关系，两者各自独立工作互不影响。
计数器时钟为100MHz

FPGA底层模块由 2个PLL、1个频率测量模块、1个分频计模块 、NiosII构成。