原创 Lattice CrosslinkNx LIFCL-40应用连载6-搭建HDMI(DVI)发送系统

2021-12-21 01:08 1476 13 5 分类: FPGA/CPLD 文集: Lattice
作者:Hello,Panda
1.目标
利用LICFL-40 FPGA接口的高速LVDS差分对实现HDMI显示测试视频,分辨率为1920×1080,帧率为30Hz,显示生成的RGB格式标准彩条测试图像。
2.硬件电路
硬件电路如下图所示,LIFCL-40 FPGA的高速LVDS信号经NXP的交流耦合电平转换和驱动芯片PTN3360D后变为TMDS_33信号经HDMI Type-A接口输出到显示屏显示。

图1 HDMI显示电路
3.软件设计
本节描述设计软件,开发工具为Radiant3.0。
3.1设计原理
时钟结构如下:使用LIFCL-40片上振荡器产生75MHz基准时钟,再经锁相环产生74.25MHz的视频时钟和371.25MHz的串行化时钟。
RGB视频数据、HSYNC、VSYNC和DE经过8B/10B编码形成30bit的新数据,经1:10串行化后通过3个TMDS通道发送,整体结构如下图所示。

图2 HDMI发送逻辑框图
3.2关键内容介绍
3.2.1并串转换
本例主要是使用LIFCL-40的ODDR5x原语实现串并转换,为简化设计,使用原语IP “DDR_Generic”实现,例化属性如下图3所示。

图3 IP例化属性
3.2.2时序约束
对video pll产生的两路时钟进行周期约束,并将之设置为互不相关。
create_clock -name {w_video_clk} -period 13.4680134680135 [get_nets w_video_clk]
create_clock -name {w_video_clk5x} -period 2.69360269360269 [get_nets w_video_clk5x]
set_clock_groups -group [get_clocks w_video_clk] -group [get_clocks w_video_clk5x] –asynchronous
3.2.3物理约束
需对IO、JTAG和QSPI加载等进行物理约束,详细内容见工程,本例工程源码可在“ZYNQ分享客”微信公众号下回复双引号内的字符串“YSPL-LIFCL-APP005”自行下载。
4.效果图
示例程序效果见下图4。

图4 示例效果图
好了,今天的分享到此结束,利用fpga的lvds接口实现HDMI系统可以节省HDMI转接桥片,实现系统最简化。最后,欢迎大家加入QQ讨论群或添加“ZYNQ分享客”微信公众号共同讨论、进步。拜拜,睡觉喽!

作者: panda君, 来源:面包板社区

链接: https://mbb.eet-china.com/blog/uid-me-3403128.html

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