原创 关于Radiant软件下Crosslink-NX物理层IP核MIPI_DPHY无法产生正确的非连续时钟时序的BUG修复办法

2022-10-16 21:26 660 2 2 分类: FPGA/CPLD 文集: Lattice
作者:Hello,Panda

一、问题描述:

1)器件:Lattice Crosslink-NX LIFCL-40-7MG121I

2)软件:Radiant 3.1

3MIPI_DPHY IP核版本:1.4.0

4IP核的配置:1-lane MIPI发送,无CIL,非连续时钟模式,见下图。

    存在的问题是:MIPI CSI层控制以下信号无法产生正确的非连续时钟发送时序。

hs_tx_en_i, hs_tx_data_i, hs_tx_data_en_i, lp_tx_data_p_i, lp_tx_data_n_i, lp_tx_data_en_i,

lp_tx_clk_p_i, lp_tx_clk_n_i

二、问题查找

对封装的模块逐层追踪发现,DPHY原语里面,时钟HS_TX的使能信号直接接到了hs_tx_en_i,

时钟的LP_TX使能信号接到lp_tx_en_i,但是这个lp_tx_en_i在顶层例化的时候却直接赋值为“0”,这就导致在非连续时钟模式下,CLK通道无法发出LP状态信号。

配置为非连续时钟并操控IP核引出的控制接口,实际得到的波形如下,时钟通道的LP状态为高阻,没有LP11->LP01->LP00->HS的状态变化过程:

 

三、解决办法

Radiant软件自动生成的只读IP Verilog文件复制出来,重新命名,将需要的lp_tx_en_i引出给CSI层控制用于产生正确的LP信号。

hs_tx_en_i可以用来控制产生HS时钟,hs_tx_en_ihs_tx_data_en_i相与可以使能HS数据发送。为了便于直观操作,也可以将UCENCK单独引出hs_tx_clk_en_i进行控制。

将复制并修改好的文件添加进去,写好正确的控制逻辑,并删除掉IP生成的文件,可以得到如下图所示的正确时序。



作者: panda君, 来源:面包板社区

链接: https://mbb.eet-china.com/blog/uid-me-3403128.html

版权声明:本文为博主原创,未经本人允许,禁止转载!

给作者打赏,鼓励TA抓紧创作!

赞赏支持
点赞 2
赞赏1

文章评论1条评论)

登录后参与讨论

panda君 2022-10-20 16:43

关注公众号“ZYNQ分享客”可获取更多技术文章和资料。
相关推荐阅读
panda君 2023-01-06 10:43
Lattice CrossLink-Nx LIFCL-40应用连载8:MIPI DSI接口驱动LCD显示器
作者:Hello,Panda  一、案例需求 使用LIFCL-40 FPGA的MIPI DSI硬核接口驱动7寸LCD显示器: (1)    显...
panda君 2022-10-30 11:03
Lattice Crosslink-NX器件(LIFCL-40-7MG121I)用作视频输入桥接时支持的CMOS型号及可达性能汇总
作者:Hello,Panda大家早上好、中午好、晚上好。 熊猫君前几天回老家了,手上没得啥新素材码字,决定水一文,将Lattice Crosslink-NX系列器件中熊猫君前一阵子用得比较多的...
panda君 2022-10-12 16:21
易灵思Ti60 FPGA专题(1)-器件和需求介绍
作者:Hello,Panda各位朋友们,先生们,女士们,大家早上好,中午好,晚上好。熊猫君最近正在折腾HK的易灵思FPGA芯片做一个Camera,现在弄得差不多了,计划分享一期易灵思的专题,大概有6集...
panda君 2022-10-07 13:52
关于Xilinx ZYNQ Ultrascale+ MPSoC使用原生PS端DP接口实现Live模式输出的经验分享
作者:Hello,Panda今天熊猫君要分享的是如何使用Xilinx  ZYNQ Ultrascale+ MPSoC的PS端原生DP接口实现LIVE模式输出3860*2160,30Hz视频。...
panda君 2022-08-11 12:04
Crosslink-NX器件应用案例(2): MIPI的多源合成(MUX)与分发(DeMUX)
作者:Hello,Panda好久没有码文章了,今天讨论讨论MIPI多通道合成输出(MUX)和输入分发输出(DeMUX)的问题。这也是类似于Crosslink-NX此类器件的一个典型应用方向,通过增加传...
我要评论
1
2
1
2
3
4
5
6
7
8
9
0
关闭 热点推荐上一条 /3 下一条