原创 综合小例

对于Verilog中，不同的描述方式是不是就一定会有不同的综合结果呢？

考虑如下两个例子

例子1：。。。。

assign led1 = d1；
assign led2 = d2；
assign led3 = d3；

例子2：

。。。

assign led1 = d1?1'b1:1'b0;
assign led2 = d2?1'b1:1'b0;
assign led3 = d3?1'b1:1'b0;

结果一样吗？

贴图出来

事实证明，这两种方式综合结果是一样的。这也正是硬件描述语言和C这一类软件编程的区别，后者是严格的执行我们的程序，前者则是根据我们的描述，推测出实际的硬件结构，多此一举的描述自然被忽略了。