原创 建立/保持时间 #D0040

不论数字信号的上升沿是陡还是缓，在信号跳变时总会有一段过渡时间处于逻辑判决阈值的上限和下限之间从而造成逻辑的不确定状态。更糟糕的是，通常的数字信号都不只一路，可能是多路信号一起传输来代表一些逻辑和功能状态，这些多路信号之间由于电气特性的不完全一致以及PCB走线路径长短的不同，在到达其接收端时还会存在不同的时延，时延的不同会进一步增加逻辑状态的不确定性。

对于同步电路来说，由于我们感兴趣的逻辑状态通常是信号电平稳定以后的状态而不是跳变时所代表的状态，所以现在大部分数字电路都采用同步电路，即系统中有一个统一的工作时钟对信号进行采样。如图2.5所示，虽然信号在跳变过程中可能会有不确定的逻辑状态，但是如果我们只在时钟CLK的上升沿对信号进行判决采样，则得到就是稳定的逻辑状态。

采用同步时钟的电路减少了出现逻辑不确定状态的可能性，而且可以减小电路和信号布线时延的累积效应，所以在现代的数字系统和设备中广泛采用。在采用同步电路以后，数字电路就是以一定的时钟节拍来工作的，我们把数字信号每秒钟跳变的最大速率叫做信号的数据速率（Bit Rate），单位通常是bps（Bits Per Second）或者bit/s。大部分并行总线的数据速率和系统中时钟的工作频率一致，比如某51系列单片机工作在11.0592MHz时钟下，其数据线上的数据速率就是11.0592Mbit/s；也有些特殊的场合采用DDR方式（Double Date Rate）采样，数据速率是其时钟工作频率的2倍，比如某DDR3内存芯片，其工作时钟是533MHz，其数据速率是1066Mbit/s。还有些高速传输的情况比如PCI-E、USB3.0、SATA、XAUI、RapidIO等总线，时钟信息是通过编码嵌入在数据流里，这种情况下虽然在外部看不到有专门的时钟传输通道，但是其工作起来仍然有特定的数据速率。

值得注意的是，在同步电路中，如果要得到稳定的逻辑状态，对于采样时钟和信号间的时序关系是有要求的。比如，如果时钟的有效边沿正好对应到数据的跳变区域附近，可能会采样到不可靠的逻辑状态。数字电路要得到稳定的逻辑状态，通常都要求在采样时钟有效边沿到来时被采信号已经提前建立一个新的逻辑状态，这个提前的时间我们通常称为建立时间（Setup Time）；同样的，在采样时钟的有效边沿到来后，被采的信号还需要保持在这个逻辑状态一定时间以保证采样数据的稳定，这个时间我们通常称为保持时间（Hold Time）。如图2.6所示是一个典型的D触发器对建立和保持时间的要求。Data信号在CLK信号的有效边沿到来ts前必须建立稳定的逻辑状态，在CLK有效边沿后还要保持当前逻辑状态至少th这么久，否则有可能造成数据采样的错误。

建立时间和保持时间相加起来的时间叫做建立保持时间窗口，是接收端对于信号要保持在同一个逻辑状态的最小的时间要求。数字信号的比特宽度如果窄于这个就肯定无法同时满足建立时间和保持时间的要求，所以接收端对于建立保持时间窗口大小的要求实际上决定了这个电路能够工作的最高的数据速率。通常工作速率高一些的芯片，很短的建立时间、保持时间就可以保证电路可靠工作，而工作速率低一些的芯片则会要求比较长的建立时间和保持时间。

另外要注意的是，一个数字电路能够可靠工作的最高数据速率不仅仅取决于接收端对于建立、保持时间的要求，输出端的上升时间过缓、输出幅度偏小、信号和时钟中有抖动、信号有畸变等很多因素都会吃掉信号建立、保持时间的裕量。因此一个数字电路能够达到的最高数据传输速率和发送芯片、接收芯片以及传输路径都有关系。

建立时间和保持时间是数字电路非常重要的概念，是接收端对于可靠信号接收的最基本要求，也是数字电路可靠工作的基础。可以说，大部分数字信号的测量项目如数据速率、信号幅度、眼图、抖动等的测量都是为了间接保证信号满足接收端对建立时间和保持时间的要求，在以后的论述中我们可以慢慢体会。

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