原创 初学时序分析

《初学时序分析》

 经过两天的恶补，特别是学习了特权的《第五章_FPGA时序收敛》及其相关的视频后，我基本上明白了时序分析的概念和用法。之后的几天，我会根据一些官方的文件对时序分析进行更系统、深入的学习。先总结一下之前所学的知识，由于自己也是初学者对一些概念及方法理解不清、分析不透也是在所难免，希望各位博友见谅，当然也希望大家多多指教。

 本文思路：

1. 为什么要进行时序分析
2. 时序分析的基本概念

我们进行时序分析的方法一般有四个步骤：时序分析→时序约束→时序报告→时序收敛。

1. 为什么要进行时序分析？

信号在系统中传输时由于经过一些逻辑器件和PCB上的走线会造成一定的逻辑延时和路径延时，如果系统要求信号在FPGA内部的延时不超过某个值，那么FPGA内部的布局布线方式就会受到限制。所以，当我们进行完综合之后还需要对时序进行分析，以使设计可用。

2. 时序分析的基本概念

当我进行时序分析笼统的说应该包括两个方面：

a)        时钟的时序分析

  这里面一般也包括三个方面：

                                    i.              输入时钟的约束

                                  ii.              通过PLL向FPGA内部输出的时钟

                                iii.              通过PLL向FPGA外部输出的时钟（一般称为virtual clk）

b)        IO口的时序分析

                                    i.              输出管脚IO口约束

其有包括两个方面：

Output max delay

Output min delay

                                  ii.              输入管脚IO口约束

input max delay

input min delay

        这上面的四个参数其实都需要计算，虽然我知道那些公式，但现在还不理解、也没有实际用过，所以就不在细写了，但将来一定会补上。

        先总结这么多，其它的知识虽然也看来一些，但难以系统地用文字的方式表达出来，所有就此停笔了。