原创 关于DDR4的绕等长，您想知道的这本书上都有

作者：一博科技高速先生成员  肖勇超

对于DDR4的设计，相信攻城狮们经历过万千项目的历练，肯定是很得心应手，应该已经有自己的独门技巧了。比如选择合适的拓扑结构，信号同组同层，容性负载补偿，加上拉电阻等等。但是对于时序方面的控制，理论上只有一个办法——绕等长，速率越高的DDR4，等长控制越严格，从±100mil，到±50mil，甚至±5mil……

一个平平无奇的日子，网红芬带着新合作的客户项目经理李工来找我，客户对我们做某FPGA DDR4设计要求有疑问，说我给的等长规则不对，为啥要按时间设置等长，以及他看到规则管理器的长度差很大，其中时钟和地址信号长度明显超过了手册spec要求，以前用P软件设计从来没有出现这样的问题。紧接着李工急促说道：“我们设计的DDR4项目本来就运行不到2400Mbps，找你们debug优化设计，就是信任你们的品牌，你们这样做设计让我感觉很不专业，我们项目很重要……”