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用户387953
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原创 求助：存储器赋值问题

2010-7-26 14:50 1211 8 8 分类: FPGA/CPLD

用Verilog HDL编写程序时怎么对存储器进行全部赋值呢？


例如：reg[7:0] count[7:0];


怎么对进行全部赋值和直接提取里面的元素呢？


请大侠们帮我看看。

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