原创 将片上网络技术扩展到小芯片

将片上网络技术扩展到小芯片

作者：Frank Schirrmeister, Arteris解决方案和业务发展副总裁

Guillaume Boillet, Arteris 产品管理和战略营销高级总监

单片集成电路（IC）是一种所有功能都在单个硅晶粒（也称为芯片）上实现的电路。使用极紫外光刻工艺制造的单个芯片的最大实际尺寸约为 25mm x 25mm = 625mm2。虽然可以制造出更大面积的芯片，但它们的良率开始迅速下降。对于当今具有数十亿个晶体管的器件来说，一种解决方案是将设计分解为多个较小的晶粒（die），安装在一个硅中介层上，然后以单个封装呈现。这种较小的晶粒被称为小芯片（chiplet）或瓷片（tile），而最终器件则被称为多晶粒系统（multi-die system）。

采用基于小芯片的方法具有多种优势。其中包括提高良率、降低晶粒成本，并且实现不同功能可以采用其最佳工艺技术。此外，由于设计人员可以为不同的应用挑选合适的小芯片，因此增加了灵活性和定制选项。这种方法提供了更高的可扩展性，因为更多的小芯片可以满足更高的工作负载需求，并通过在不同产品中以各种组合重用现有小芯片来缩短上市时间。

英特尔等少数几家公司使用基于小芯片的技术已有数年时间，但这些公司通常是对于整个设计流程拥有完全控制权的异类。我们的梦想是让多晶粒系统开发人员能够从多个供应商处获得硬小芯片 IP，就像当今的 SoC 设计人员使用第三方供应商的软 IP 功能一样。

人们普遍认为，小芯片将为未来的设计提供动力，但我们所说的未来是什么时候呢？就在一年前，行业人士还预测，小芯片技术的广泛应用还需要五到六年的时间。然而，最近有几家公司推出了小芯片产品，这表明采用小芯片技术的时间可能比预期的要早。当然，与往常一样，小芯片技术就像等待我们研究探索的一头大象。未来许多小芯片在尺寸和复杂度上会与今天的集成电路（ASIC、ASSP 和 SoC）相当。此外，当今的大多数IC都采用了某种形式的片上网络（NoC），它可以被视为跨越整个IC的互连 IP。那么，这些基于 NoC 的小芯片将如何相互通信？

D2D 互连方案

我们可能看到了各种各样的小芯片到小芯片（chiplet-to-chiplet ）的互连方案。这种互连通常称为晶粒到晶粒（die-to-die, D2D）互连，以避免与印刷电路板（PCB）上的芯片到芯片（chip-to-chip, C2C）互连相混淆。首先，我们考虑一些非一致性D2D 互连的可能性（图 1）。

图 1. 非一致性互连示例。

由 Arteris 提供

最简单的情况是仅涉及两个直接 D2D 连接的小芯片，如图 1a 所示。图 1b是一个更复杂的示例，涉及更多的Die小芯片，仍然是直接 D2D 连接和在启动时进行静态映射模式配置。而在涉及小芯片跳转的间接 D2D 互连布线（图 1c）的情况下，有两种可能性：在启动时进行静态映射模式配置或在运行时进行动态映射模式配置。图 1 中的三个示例都假设是使用异构小芯片，但对多个同质同构小芯片的情况也适用。

接下来，考虑一些一致性 D2D 互连示例（图 2）。在这种情况下，除了处理器缓存和加速器高速缓存等片上存储器外，我们还展示了 DDR 等外部存储器 (MEM) 的可能部署，图中由较大的灰色矩形表示。这些存储器是多晶粒系统封装的外部存储器，需要小芯片上存储器控制器IP，如图中较小的灰色矩形所示。

图2. 一致性互连示例。

由 Arteris 提供

最简单的一致性互连形式是异构和不对称的，如图2a所示。在这种情况下，有一个明确的主机小芯片与外部存储器相连。而另一种极端情况是我们图2c展示的同构和对称的架构。在这种情况下，每个小芯片都可以与自己的内存和所有其他小芯片的内存进行对话。显然，这种情况立刻就变得复杂了。此外，设计人员还需要格外注意与 D2D 通信相关的任何瓶颈和延迟。

我特别感兴趣的是，我参加在比利时鲁汶举行的全球首次以汽车为主题的小芯片活动时，有人提出需要有一个特殊的NoC小芯片，它为所有其他小芯片提供访问共享内存的权限，同时还充当仲裁者（图2b）。我们的想法是让这个小芯片（在图中显示为 Die X）充当集线器（hub）。其他小芯片争相访问中央共享内存，因此有必要调节高速缓存的一致性。此方案允许设计人员在这个充当集线器的NoC小芯片之中植入智能。

更深入了解 D2D 互连

让我们更深入地了解一下 D2D 互连（图 3）。我们将从小芯片本身使用的 NoC 开始。设计人员可以使用各种 NoC 技术。例如，Arm 公司的高级微控制器总线架构 (Advanced Microcontroller Bus Architecture, AMBA) 采用了非一致性高级可扩展接口 (Advanced eXtensible Interface, AXI) 协议和一致性集线器接口 (Coherent Hub Interface, CHI) 协议。

图3. Die-to-Die（D2D）互连示例。

由 Arteris 提供

假设设计人员使用的是 AXI 或 CHI 等 NoC 协议，或者 NoC IP 能够生成和接收 AXI 或 CHI 流量，那么任何出站流量都必须打包成 CXS 等流接口格式。打包后的数据将传递给链路层（Link Layer）控制器和相关的物理层（PHY）。物理层将使用类似 Bunch of Wires（BoW）、Universal Chiplet Interconnect Express（UCIe）或 Synopsys eXtra Short Reach（XSR）等方式实现。同样，入站流量将通过相关的物理层和链路层，并解包到 AXI 或 CHI中。

总结

需要注意的是，我们仍处于这项技术的早期阶段，人们仍在摸索各种方法，让每件事和每个人都能共同发挥作用。例如，由于小芯片可能采用来自不同第三方供应商的 IP 块，而且每个 IP 块可能采用自己的数据宽度、时钟频率和互连协议，因此 NoC 可能需要适应行业已定义和采用的多个标准协议，例如 OCP、APB、AHB、AXI、CHI、 STBus 或 DTL。为了解决这个问题，小芯片设计人员可能会求助于 Arteris 的非一致性 FlexNoC 和一致性 Ncore 互连 IP，因为这两种 NoC 都支持多种协议。

如果小芯片设计人员选择使用FlexNoC或Ncore等互连IP，他们可以自己实现打包/解包IP，并从第三方供应商处获取链路层IP和物理层 IP。或者，也可能是打包/解包 IP 与链路层IP和 物理层 IP 捆绑在一起。还有一种选择是 NoC 供应商将打包/解包 IP 作为模块提供。

无论细节如何，很明显，小芯片和多晶粒系统在成本、良率、灵活性、可扩展性和定制化方面具有众多优势，已逐渐成为电子设计的未来趋势。就在我们认为事情不可能变得更令人兴奋的时候......它们做到了！

Frank Schirrmeister 是 Arteris 解决方案和业务发展副总裁，负责汽车、数据中心、5G/6G 通信、移动和航空航天等垂直行业的业务活动。在加入 Arteris 之前，Frank 曾在 Cadence Design Systems、Synopsys 和 Imperas 担任过多个高级领导职务，专注于产品营销和管理、解决方案、战略生态系统合作伙伴计划和客户参与。

Guillaume Boillet 是Arteris 产品管理和战略营销高级总监，负责推动互连 IP 和 SoC 集成自动化产品组合的产品生命周期。