今天用cadence的nc做了一些仿真，基于verilog的验证平台。以前习惯于synopsys的vera验证系统，对于复杂的testbench可以使用类C++的高级语言建模，使用起来非常方便。verilog的验证环境毕竟是比较底层的语言，在编写复杂的测试激励方面显得力不从心。实现同样的功能比较麻烦。
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试过systemverilog吗，听用过的说，也可以使用类C++的高级语言建模。
俺们这些穷人，用不起cadence、synopsys的工具，只能用用网上流传的modelsim。现在的modelsim也支持systemC和systemVerilog了。
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ash_riple_768180695 2007-5-10 16:19
试过systemverilog吗，听用过的说，也可以使用类C++的高级语言建模。
俺们这些穷人，用不起cadence、synopsys的工具，只能用用网上流传的modelsim。现在的modelsim也支持systemC和systemVerilog了。