1、软件准备:Quartus II,使用的是9.0的版本
ModelSim AE使用的是与9.0配套的6.4a版本
使用AE版本的modelsim可以免去altera仿真库的设置之类的麻烦。
2、建立FPGA工程
1)、打开quartus ii软件,选择New project Wizard,选择工程保存路径及工程的名字,然后next,选择所使用的FPGA的期间型号,本人使用的cyclone ii 系列的EP2C8Q208C8,然后next,后面的使用默认设置即可,点击finish完成工程的建立。
2)、点击File->new建立verilog hdl文件,把half_div的源文件。
module half_div( reset,
clk_in,
clk_out
);
input reset;
input clk_in;
output clk_out;
reg clk_out;
always@(posedge clk_in)
begin
if(!reset)
clk_out = 0;
else
clk_out = ~clk_out;
end
endmodule
3)、利用quartus ii里提供的模版来建立test bench文件。Processing->start->start test bench template writer
timescale 1 ns/ 100 ps
`dp;
// general purpose registers
reg clk_in;
reg reset;
// wires
wire clk_out;
// assign statements (if any)
half_div i1 (
// port map - connection between master ports and signals/registers
.clk_in(clk_in),
.clk_out(clk_out),
.reset(reset)
);
initial
begin
clk_in = 0;
forever #20 clk_in = ~clk_in;
end
initial
begin
reset = 1;
#10 reset = 0;
#30 reset = 1;
#1000 $stop;
end
endmodule
4)、点击analysis & synthesis 生成所需要的文件。
3、仿真
1)、功能仿真
点击Tools->run eda simulation tool->eda rtl simulation,即可打开modelsim ae来进行仿真结果的查看。
2)、带有延时信息的仿真
点击Tools->run eda simulation tool->eda gatelevel simulation,即可调用modelsim ae进行时序仿真。
用户433002 2013-1-31 14:32
用户1322781 2010-3-18 10:33