[1] 压降
（1）什么是压降？
压降电压 VDO 是指为实现正常稳压，输入电压 VIN 必须高出所需输出电压 VOUT(nom) 的最小压差。
（2）决定压降的因素是什么？
压降主要由 LDO 架构决定。
为说明原因，让我们来了解一下 P 沟道金属氧化物半导体(PMOS) 和 N 沟道 MOS (NMOS) LDO，并对比其工作情况。
A: PMOS型号LDO在特定的点，误差放大器输出将在接地端达到饱和状态（不能小于GND），无法驱动 VGS 进一步负向增大。通过提升输入电压，可以使 VGS 值负向增大。因此，PMOS 架构在较高的输出电压下具有较低的压降。
B: NMOS型号LDO在特定的点，VGS 无法再升高，因为误差放大器输出在电源电压 VIN 下将达到饱和状态。
C: 其他因素
（3）如何降低压降
通过辅助电源轨或者电荷泵来提高误差放大器输出的Vgs来降低Vdrop
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