原创 数字环路滤波器的设计

这里重点介绍数字环路滤波器的设计。数字环路滤波器是由变模可逆计数器构成。在ud的控制下，当j＝0时，对时钟Mf0进行"加"计数；当j＝1时，进行"减"计数。可逆计数器的计数容量(模数k)可以利用A、B、C、D四位进行预置，从而方便地改变模数。其预置模数的范围为，当D、C、B、A在0001～1111取值时，相应模数的变化范围是23～217。可见，可逆计数器的长度能够根据模数k值的大小来实现数字编程控制。取D、C、B、A为0001时，K＝23，计数器长度只有三级，因而可以扩大捕捉带，缩短锁定时间。在D、C、B、A取1111时，K＝217，计数器长度变为十七级，这时捕捉带缩小，缩定时间延长。变模可逆计数器的VHDL设计程序如下：

　　根据对其他环路部件的功能分析，也可以设计出相应的VHDL程序。